• 0  引言 L ED 图文显示屏没有公认的严格定义,其主要特征是只控制L ED 点阵中各发光器件的通断(发光 或熄灭) ,而不控制L ED 的发光强弱。L ED 器件的颜色可以是单色、双色,甚至是多色的。L ED 图文屏的外观可以做成条形,叫做条形图文显示屏(简称条屏) ,也可以按照一定的高宽比例做成矩形的平面图文显示屏。实际上,条屏不过是宽度远大于高度的图文显示屏,在显示与控制原理上并无区别,故本文以条屏为例加以说明。 1  显示系统简介 图文显示系统由多块显示屏和上位计算机组成。每块显示屏的位置是分散
  • 0  引言 L ED 图文显示屏没有公认的严格定义,其主要特征是只控制L ED 点阵中各发光器件的通断(发光 或熄灭) ,而不控制L ED 的发光强弱。L ED 器件的颜色可以是单色、双色,甚至是多色的。L ED 图文屏的外观可以做成条形,叫做条形图文显示屏(简称条屏) ,也可以按照一定的高宽比例做成矩形的平面图文显示屏。实际上,条屏不过是宽度远大于高度的图文显示屏,在显示与控制原理上并无区别,故本文以条屏为例加以说明。 1  显示系统简介 图文显示系统由多块显示屏和上位计算机组成。每块显示屏的位置是分散 >>
  • 来源:www.embed.cc/HTML/MCU/zongheyingyong/2018/0701/15455.html
  • 一种基于移位寄存器的CAM的Verilog HDL实现 摘要:一种利用Verilog HDL设计CAM的方案,该方案以移位寄存器为核心,所实现的CAN具有可重新配置改变字长、易于扩展、匹配查找速度等特点,并在网络协处理器仿真中得到了应用。 关键词:CAM 移位寄存器 Verilog HDL CAM (Content Addressable Memory,内容可寻址存储器)是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较,迅速判断出输入数据是否与CAM中的 存储数据项相匹配,并给
  • 一种基于移位寄存器的CAM的Verilog HDL实现 摘要:一种利用Verilog HDL设计CAM的方案,该方案以移位寄存器为核心,所实现的CAN具有可重新配置改变字长、易于扩展、匹配查找速度等特点,并在网络协处理器仿真中得到了应用。 关键词:CAM 移位寄存器 Verilog HDL CAM (Content Addressable Memory,内容可寻址存储器)是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较,迅速判断出输入数据是否与CAM中的 存储数据项相匹配,并给 >>
  • 来源:1-fun.com/a/ruanjiankaifa/2016/0814/1195.html
  •   图2:双移位寄存器形成一个芯片间的环形缓存器   在数据交换之前,主控制器和从设备会将存储器数据加载至它们的内部移位寄存器。收到时钟信号后,主控制器先通过MOSI线路时钟输出其移位寄存器的MSB。同时从设备会读取位于SIMO的主控器第一位元,将其存储在存储器中,然后通过SOMI时钟输出其MSB。主控制器可读取位于MISO的从设备第一位元,并将其存储在存储器中,以便后续处理。整个过程将一直持续到所有位元完成交换,而主控器则可让时钟空闲并通过/SS 禁用从设备。   除设置时钟频率外,主控制器还可根据数
  •   图2:双移位寄存器形成一个芯片间的环形缓存器   在数据交换之前,主控制器和从设备会将存储器数据加载至它们的内部移位寄存器。收到时钟信号后,主控制器先通过MOSI线路时钟输出其移位寄存器的MSB。同时从设备会读取位于SIMO的主控器第一位元,将其存储在存储器中,然后通过SOMI时钟输出其MSB。主控制器可读取位于MISO的从设备第一位元,并将其存储在存储器中,以便后续处理。整个过程将一直持续到所有位元完成交换,而主控器则可让时钟空闲并通过/SS 禁用从设备。   除设置时钟频率外,主控制器还可根据数 >>
  • 来源:www.diangon.com/m139301.html
  • 这是单价,数量100片起价格另议 概述: 74HC595 是一款漏极开路输出的CMOS 移位寄存器,输出端口为可控的三态输出 端,亦能串行输出控制下一级级联芯片。 特点: 􀁺 高速移位时钟频率Fmax>25MHz 􀁺 标准串行(SPI)接口 􀁺 CMOS 串行输出,可用于多个设备的级联 􀁺 低功耗:TA =25时,Icc=4A(MAX)
  • 这是单价,数量100片起价格另议 概述: 74HC595 是一款漏极开路输出的CMOS 移位寄存器,输出端口为可控的三态输出 端,亦能串行输出控制下一级级联芯片。 特点: 􀁺 高速移位时钟频率Fmax>25MHz 􀁺 标准串行(SPI)接口 􀁺 CMOS 串行输出,可用于多个设备的级联 􀁺 低功耗:TA =25时,Icc=4A(MAX) >>
  • 来源:880927.21523.30la.com.cn/list.asp?id=55
  • 这是单价,数量100片起价格另议 概述: 74HC595 是一款漏极开路输出的CMOS 移位寄存器,输出端口为可控的三态输出 端,亦能串行输出控制下一级级联芯片。 特点: 􀁺 高速移位时钟频率Fmax>25MHz 􀁺 标准串行(SPI)接口 􀁺 CMOS 串行输出,可用于多个设备的级联 􀁺 低功耗:TA =25时,Icc=4A(MAX)
  • 这是单价,数量100片起价格另议 概述: 74HC595 是一款漏极开路输出的CMOS 移位寄存器,输出端口为可控的三态输出 端,亦能串行输出控制下一级级联芯片。 特点: 􀁺 高速移位时钟频率Fmax>25MHz 􀁺 标准串行(SPI)接口 􀁺 CMOS 串行输出,可用于多个设备的级联 􀁺 低功耗:TA =25时,Icc=4A(MAX) >>
  • 来源:880927.21523.30la.com.cn/list.asp?id=55
  • 需要的功能模块都集成到一个 里, 构建一个可编程的片上系统[1]。它还具有灵活的设计方式,可裁减、可扩充、可升级,具备系统可编程等功能,是一种优秀的嵌入式系统设计技术[2]。本文研究了一种基于SOPC技术的嵌入式数字音频录放系统的设计方案。系统通过在FPGA芯片上配置NiosII软核处理器和相关的接口模块来实现嵌入式系统的主要硬件结构,并结合嵌入式系统所支持的软件设计来控制音频编/解码芯片WM8731和SDRAM,实现了音频信号的A/D、D/A转换、存储、回放等功能。由于采用了SOPC和DMA控制技术,该
  • 需要的功能模块都集成到一个 里, 构建一个可编程的片上系统[1]。它还具有灵活的设计方式,可裁减、可扩充、可升级,具备系统可编程等功能,是一种优秀的嵌入式系统设计技术[2]。本文研究了一种基于SOPC技术的嵌入式数字音频录放系统的设计方案。系统通过在FPGA芯片上配置NiosII软核处理器和相关的接口模块来实现嵌入式系统的主要硬件结构,并结合嵌入式系统所支持的软件设计来控制音频编/解码芯片WM8731和SDRAM,实现了音频信号的A/D、D/A转换、存储、回放等功能。由于采用了SOPC和DMA控制技术,该 >>
  • 来源:www.lightingsd.com/html/zhaomingbaike/dianzijishu/2009/0322/45479.html
  •       图4是倒计时器检测控制电路的简化电路原理图,89C51控制74HC595实现笔段的静态显示控制,三极管TIP41C作为段驱动器。红、绿两色显示切换用89C51 I/O控制,用两个大功率三极管TIP127(加散热片)实现。   74HC595是具有8位移位寄存器、带三态锁存输出的逻辑芯片。输出口具有较强的驱动能力,QA~QH为±35mA,QH′为±25mA。89C51通过I/O控制74HC595实现笔段的静态显示,节省MCU的I/O端口。74HC595管脚
  •      图4是倒计时器检测控制电路的简化电路原理图,89C51控制74HC595实现笔段的静态显示控制,三极管TIP41C作为段驱动器。红、绿两色显示切换用89C51 I/O控制,用两个大功率三极管TIP127(加散热片)实现。   74HC595是具有8位移位寄存器、带三态锁存输出的逻辑芯片。输出口具有较强的驱动能力,QA~QH为±35mA,QH′为±25mA。89C51通过I/O控制74HC595实现笔段的静态显示,节省MCU的I/O端口。74HC595管脚 >>
  • 来源:meng.cecb2b.com/info/20120417/34998_3.html
  • 步进电机内部结构如图1所示:  如何能使它转起来呢?一搬有两种方法: 1.单相驱动:一相一相驱动,线圈加高电平顺序是:黄蓝红橙;或是:橙红蓝黄。其中黑白接地。 2.双相驱动:当要求电动机输出大功率时可以两相两相同时驱动,线圈加高电平顺序为:黄+红蓝+橙;或是:橙+蓝红+黄。 了解步进电机的驱动方式后、我想到了用移位寄存器产生移位脉冲来让步进电机动起来。电路如图2。  图2是通过拨码开关控制74LS194使Q0、Q1、Q2、Q3产生上面提过的两种移位脉冲来控制U1(光电耦合器
  • 步进电机内部结构如图1所示: 如何能使它转起来呢?一搬有两种方法: 1.单相驱动:一相一相驱动,线圈加高电平顺序是:黄蓝红橙;或是:橙红蓝黄。其中黑白接地。 2.双相驱动:当要求电动机输出大功率时可以两相两相同时驱动,线圈加高电平顺序为:黄+红蓝+橙;或是:橙+蓝红+黄。 了解步进电机的驱动方式后、我想到了用移位寄存器产生移位脉冲来让步进电机动起来。电路如图2。 图2是通过拨码开关控制74LS194使Q0、Q1、Q2、Q3产生上面提过的两种移位脉冲来控制U1(光电耦合器 >>
  • 来源:www.zxskj.cn/dianzi/zidongkongzhidianlu/1316.html
  •   当工作于并行输入/串行输出时(串行输入端D为0),首先清零,使四个触发器的输出全为0。再给寄存指令之前,G3-G0四个与非门的输出全为1。当加上该指令时,并设并行输入的二进制数d3d2d1d0=1011,于是G3,G1,G0输出置1负脉冲,使触发器F3,F1,F0的输出为1,G2和F2的输出未变。这样,就把1011输入寄存器。而后输入移位脉冲C,使d0,d1,d2 ,d3依次(从低位到高位)从 Q
  •   当工作于并行输入/串行输出时(串行输入端D为0),首先清零,使四个触发器的输出全为0。再给寄存指令之前,G3-G0四个与非门的输出全为1。当加上该指令时,并设并行输入的二进制数d3d2d1d0=1011,于是G3,G1,G0输出置1负脉冲,使触发器F3,F1,F0的输出为1,G2和F2的输出未变。这样,就把1011输入寄存器。而后输入移位脉冲C,使d0,d1,d2 ,d3依次(从低位到高位)从 Q >>
  • 来源:www.musen.com.cn/news/15655.html
  • 这两天做项目,需要用到 CRC 校验。以前没搞过这东东,以为挺简单的。结果看看别人提供的汇编源程序,居然看不懂。花了两天时间研究了一下 CRC 校验,希望我写的这点东西能够帮助和我有同样困惑的朋友节省点时间。 先是在网上下了一堆乱七八遭的资料下来,感觉都是一个模样,全都是从 CRC 的数学原理开始,一长串的表达式看的我头晕。第一次接触还真难以理解。这些东西不想在这里讲,随便找一下都是一大把。我想根据源代码来分析会比较好懂一些。 费了老大功夫,才搞清楚 CRC 根据”权”(即多项表达
  • 这两天做项目,需要用到 CRC 校验。以前没搞过这东东,以为挺简单的。结果看看别人提供的汇编源程序,居然看不懂。花了两天时间研究了一下 CRC 校验,希望我写的这点东西能够帮助和我有同样困惑的朋友节省点时间。 先是在网上下了一堆乱七八遭的资料下来,感觉都是一个模样,全都是从 CRC 的数学原理开始,一长串的表达式看的我头晕。第一次接触还真难以理解。这些东西不想在这里讲,随便找一下都是一大把。我想根据源代码来分析会比较好懂一些。 费了老大功夫,才搞清楚 CRC 根据”权”(即多项表达 >>
  • 来源:www.baiheee.com/Documents/090107/090107125924.htm
  • 这样将两个N点的DFT分成两个N/2点的DFT,分的方法是将x(k)按序号k的奇、偶分开。通过这种方式继续分下去,直到得到两点的DFT。采用DIF方法设计的FFT,其输入是正序,输出是按照奇偶分开的倒序。 2 移位寄存器流水线结构的FFT 在传统流水线结构的FFT中,需要将全部数据输入寄存器后,可开始蝶形运算。在基-2 DIF算法中可以发现,当前N/2个数据进入寄存器后,运算便可以开始,此后进入的第N/2+1个数据与寄存器第一个数据进行蝶形运算,以此类推。 由于采用频域抽取法,不需要对输入的数据进行倒序
  • 这样将两个N点的DFT分成两个N/2点的DFT,分的方法是将x(k)按序号k的奇、偶分开。通过这种方式继续分下去,直到得到两点的DFT。采用DIF方法设计的FFT,其输入是正序,输出是按照奇偶分开的倒序。 2 移位寄存器流水线结构的FFT 在传统流水线结构的FFT中,需要将全部数据输入寄存器后,可开始蝶形运算。在基-2 DIF算法中可以发现,当前N/2个数据进入寄存器后,运算便可以开始,此后进入的第N/2+1个数据与寄存器第一个数据进行蝶形运算,以此类推。 由于采用频域抽取法,不需要对输入的数据进行倒序 >>
  • 来源:xilinx.eetop.cn/viewnews-146
  • 提示: 左右移位寄存器(SFTR)指令 指令说明。指令说明如下。 指令使用举例。左右移位寄存器(SFTR)指令使用如图8-11所示。 当常开触点0.00触点闭合时,由于H0通道的复位输入位(H0. 15)为0、移位信号输入位为1、移位方向位为1,故SFTR指令执行时会进行左移位,D100~D102通道的数据都往左移一位,H0通道的数据输入位的数据会移
  • 提示: 左右移位寄存器(SFTR)指令 指令说明。指令说明如下。 指令使用举例。左右移位寄存器(SFTR)指令使用如图8-11所示。 当常开触点0.00触点闭合时,由于H0通道的复位输入位(H0. 15)为0、移位信号输入位为1、移位方向位为1,故SFTR指令执行时会进行左移位,D100~D102通道的数据都往左移一位,H0通道的数据输入位的数据会移 >>
  • 来源:www.aitmy.com/news/201508/28/news_95991.html
  • 2 由HT6720组成的RFID系统 由HT6720组成的RFID系统结构如图3所示,其中异步收发芯片是射频识别系统的真正数据载体。通常,这种电子标签没有自己的供电电源?电池?,只是在阅读器的响应范围之内应答器才是有源的,应答器工作所需的能量是通过非接触的耦合元件传输给应答器的。阅读器先从天线发射13.56MHz的载波信号,以便在异步收发器上的LC振荡电路中把载波信号的能量转变成电压形式,从而为内部带泵电路的异步收发器芯片提供电源。如果感应的电压足够高,当泵电压达到内部LC振荡电路的接入电压时,被激活的异
  • 2 由HT6720组成的RFID系统 由HT6720组成的RFID系统结构如图3所示,其中异步收发芯片是射频识别系统的真正数据载体。通常,这种电子标签没有自己的供电电源?电池?,只是在阅读器的响应范围之内应答器才是有源的,应答器工作所需的能量是通过非接触的耦合元件传输给应答器的。阅读器先从天线发射13.56MHz的载波信号,以便在异步收发器上的LC振荡电路中把载波信号的能量转变成电压形式,从而为内部带泵电路的异步收发器芯片提供电源。如果感应的电压足够高,当泵电压达到内部LC振荡电路的接入电压时,被激活的异 >>
  • 来源:lunwen.freekaoyan.com/ligonglunwen/dianzi/20061026/10379.shtml
  • 接下来结合CRC-4/GICREN的硬件模型分析CRC的物理现象。假设即将输入CRC-4/GICREN的比特数据为X、当前CRC的运算结果为ABCD以及X ^ A = E(此处的"^"为异或符号),注意:A、B、C、D、E及X均为二进制数,通过上述的硬件模型可得新的CRC运算结果。为便于表达,采用表格形式体现整个运算及变换的过程,如表1-1: 用文字表达上述等效模型为: 1.
  • 接下来结合CRC-4/GICREN的硬件模型分析CRC的物理现象。假设即将输入CRC-4/GICREN的比特数据为X、当前CRC的运算结果为ABCD以及X ^ A = E(此处的"^"为异或符号),注意:A、B、C、D、E及X均为二进制数,通过上述的硬件模型可得新的CRC运算结果。为便于表达,采用表格形式体现整个运算及变换的过程,如表1-1: 用文字表达上述等效模型为: 1. >>
  • 来源:www.51hei.com/bbs/dpj-93053-1.html
  • 使用芯片:TVP7002,PLL供电1.9V。 输入视频分辨率:1280X1024,60Hz,VGA 独立5线制视频。 输出数据格式:30bit 4:4:4 RGB,hs,VS及DE。 所有寄存器配置采用官方推荐配置。 目前的问题是:DE有效信号指示缺少整整1行数据,麻烦帮忙分析一下。 另外,我们输出的图像伴伴有轻微的拖尾,麻烦也看看,谢谢! 我的原理图如下:  下图是我们用FPGA抓出来的波形:
  • 使用芯片:TVP7002,PLL供电1.9V。 输入视频分辨率:1280X1024,60Hz,VGA 独立5线制视频。 输出数据格式:30bit 4:4:4 RGB,hs,VS及DE。 所有寄存器配置采用官方推荐配置。 目前的问题是:DE有效信号指示缺少整整1行数据,麻烦帮忙分析一下。 另外,我们输出的图像伴伴有轻微的拖尾,麻烦也看看,谢谢! 我的原理图如下: 下图是我们用FPGA抓出来的波形: >>
  • 来源:www.deyisupport.com/question_answer/dsp_arm/davinci_digital_media_processors/f/39/p/99844/262602.aspx
  • 移位寄存器 移位寄存器不仅有存放数码而且有 的功能。 下图是由JK触发器组成的四位移位寄存器  下图是由维持阻塞型D触发器组成的四位移位寄存器。它既可并行输入(输入端为,)/串行输出(输出端为),又可串行输入(输入端为D)/串行输出。    下图所示的是应用于加法器中的一种。图中,,,是三个n位的移位寄存器,和是并行输入/串行输出,是串行输入/并行输出。  
  • 移位寄存器 移位寄存器不仅有存放数码而且有 的功能。 下图是由JK触发器组成的四位移位寄存器 下图是由维持阻塞型D触发器组成的四位移位寄存器。它既可并行输入(输入端为,)/串行输出(输出端为),又可串行输入(输入端为D)/串行输出。   下图所示的是应用于加法器中的一种。图中,,,是三个n位的移位寄存器,和是并行输入/串行输出,是串行输入/并行输出。   >>
  • 来源:eelab.sjtu.edu.cn/dg/wlkc/netpages/d22_2_2.htm
  • 基于上述基本原理,将这种移位寄存器结构扩展到整个FFT系统的各级,可以发现各级使用的移位寄存器数量是递减的。现使用一个8点结构来进行说明。 如图3所示,数据由输入l和输入2进入第一级。通过开关进行选通控制。由于是N=8的运算,所以各级分别加入4级、2级和1级的移位寄存器。
  • 基于上述基本原理,将这种移位寄存器结构扩展到整个FFT系统的各级,可以发现各级使用的移位寄存器数量是递减的。现使用一个8点结构来进行说明。 如图3所示,数据由输入l和输入2进入第一级。通过开关进行选通控制。由于是N=8的运算,所以各级分别加入4级、2级和1级的移位寄存器。 >>
  • 来源:xilinx.eetop.cn/viewnews-146