• PS4主机虽然已被破解,装上Linux系统,还能玩Steam游戏,但都还是初步的,黑客们也都在努力钻研更多好玩的可能性。 最近有一队德国黑客就陷入了苦恼,无法使PS4 GPU获得任何输出显示,也无法处理任何画面,于是他们就在网上到处翻资料。 首先,Linux Radeon显卡驱动源代码被发现没啥帮助,不完整,也不能获得完整画面。 不过互联网之大无奇不有,他们在一个不起眼的网站上发现了AMD Bonarie GPU(HD 7790/R7 260)的寄存器参考,这可是玩转GPU的圣经。 虽然PS4里边使用的A
  • PS4主机虽然已被破解,装上Linux系统,还能玩Steam游戏,但都还是初步的,黑客们也都在努力钻研更多好玩的可能性。 最近有一队德国黑客就陷入了苦恼,无法使PS4 GPU获得任何输出显示,也无法处理任何画面,于是他们就在网上到处翻资料。 首先,Linux Radeon显卡驱动源代码被发现没啥帮助,不完整,也不能获得完整画面。 不过互联网之大无奇不有,他们在一个不起眼的网站上发现了AMD Bonarie GPU(HD 7790/R7 260)的寄存器参考,这可是玩转GPU的圣经。 虽然PS4里边使用的A >>
  • 来源:news.mydrivers.com/1/514/514544.htm
  • 旧服务已下线,请迁移至 http://api.fanyi.baidu.com,日本购购 Japangogo,日本购购凭借专业的代购经验,为广大朋友提供高效,优质,专业的日本商品代购,雅虎商品代购,乐天商品代购。日本购购帮助客户采购纯正的日本商品,安心的购物环境,不需要客户懂日语也能轻松购日货。 日本购购,日本雅虎代购,日本乐天代购,日本代购,日本安心代购,日本化妆品代购,日本电子代购,日本专业代购,日本团购 日本购购 Japangogo:
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  • 来源:japangogo.com/ya.php?ac=V&id=joshin_4974019647715-42-911
  • 1、时序图 2、控制字 3、寄存器地址与RAM地址 4、代码 时序图  控制字  寄存器与RAM  代码: #include <reg52.h> #include <intrins.h> sbit dm = P2^2; //段码 sbit wm = P2^3; //位码 sbit st = P1^6; //使能(RST) sbit cl = P1^4; //时钟管脚(CLK) sbit da = P1^5; //i/o管脚(数据管脚)(i/o) /*这两个函数就这时钟芯片的精髓*/
  • 1、时序图 2、控制字 3、寄存器地址与RAM地址 4、代码 时序图 控制字 寄存器与RAM 代码: #include <reg52.h> #include <intrins.h> sbit dm = P2^2; //段码 sbit wm = P2^3; //位码 sbit st = P1^6; //使能(RST) sbit cl = P1^4; //时钟管脚(CLK) sbit da = P1^5; //i/o管脚(数据管脚)(i/o) /*这两个函数就这时钟芯片的精髓*/ >>
  • 来源:www.51hei.com/bbs/dpj-30428-1.html
  • 这是一个关于电气工程及其自动化-结业ppt,主要介绍大厦综合布线系统方案、门禁系统方案。欢迎点击下载哦。 PPT预览   PPT内容 某商业大厦PDS与网络集成工程设计 主要内容 1 大厦综合布线系统方案 2 门禁系统方案 1 大厦综合布线系统方案 1.1 设计概述 工程概况 本建筑(某商业大厦) 作为现代化的多功能办公型智能大厦,必将采用最先进的综合布线系统。该交通大厦共地上13层,总高度65.
  • 这是一个关于电气工程及其自动化-结业ppt,主要介绍大厦综合布线系统方案、门禁系统方案。欢迎点击下载哦。 PPT预览 PPT内容 某商业大厦PDS与网络集成工程设计 主要内容 1 大厦综合布线系统方案 2 门禁系统方案 1 大厦综合布线系统方案 1.1 设计概述 工程概况 本建筑(某商业大厦) 作为现代化的多功能办公型智能大厦,必将采用最先进的综合布线系统。该交通大厦共地上13层,总高度65. >>
  • 来源:www.pptok.com/pptok/20161222130405.html
  • 一种基于移位寄存器的CAM的Verilog HDL实现 摘要:一种利用Verilog HDL设计CAM的方案,该方案以移位寄存器为核心,所实现的CAN具有可重新配置改变字长、易于扩展、匹配查找速度等特点,并在网络协处理器仿真中得到了应用。 关键词:CAM 移位寄存器 Verilog HDL CAM (Content Addressable Memory,内容可寻址存储器)是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较,迅速判断出输入数据是否与CAM中的 存储数据项相匹配,并给
  • 一种基于移位寄存器的CAM的Verilog HDL实现 摘要:一种利用Verilog HDL设计CAM的方案,该方案以移位寄存器为核心,所实现的CAN具有可重新配置改变字长、易于扩展、匹配查找速度等特点,并在网络协处理器仿真中得到了应用。 关键词:CAM 移位寄存器 Verilog HDL CAM (Content Addressable Memory,内容可寻址存储器)是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较,迅速判断出输入数据是否与CAM中的 存储数据项相匹配,并给 >>
  • 来源:1-fun.com/a/ruanjiankaifa/2016/0814/1195.html
  • 了解一款芯片,最基本的就是要了解它的寄存器。大家不要因为80386是32位处理器,就认为它的寄存器都是32位的。其实它的寄存器相当的复杂。不仅有32位的,还有16位的,48位的,乃至64位的。80386共有34个寄存器,可分为七类。它们分别是通用寄存器、指令指针和标志寄存器、段寄存器、系统地址寄存器、控制寄存器、调试和测试寄存器。以下是部分常用的寄存器: 一、通用寄存器(8个) 80386有8个32位的通用寄存器,这8个通用寄存器都是由8088/8086/80286的相应16位通用寄存器扩展成32位而得。
  • 了解一款芯片,最基本的就是要了解它的寄存器。大家不要因为80386是32位处理器,就认为它的寄存器都是32位的。其实它的寄存器相当的复杂。不仅有32位的,还有16位的,48位的,乃至64位的。80386共有34个寄存器,可分为七类。它们分别是通用寄存器、指令指针和标志寄存器、段寄存器、系统地址寄存器、控制寄存器、调试和测试寄存器。以下是部分常用的寄存器: 一、通用寄存器(8个) 80386有8个32位的通用寄存器,这8个通用寄存器都是由8088/8086/80286的相应16位通用寄存器扩展成32位而得。 >>
  • 来源:www.lxway.com/4011240006.htm
  • 接下来结合CRC-4/GICREN的硬件模型分析CRC的物理现象。假设即将输入CRC-4/GICREN的比特数据为X、当前CRC的运算结果为ABCD以及X ^ A = E(此处的"^"为异或符号),注意:A、B、C、D、E及X均为二进制数,通过上述的硬件模型可得新的CRC运算结果。为便于表达,采用表格形式体现整个运算及变换的过程,如表1-1: 用文字表达上述等效模型为: 1.
  • 接下来结合CRC-4/GICREN的硬件模型分析CRC的物理现象。假设即将输入CRC-4/GICREN的比特数据为X、当前CRC的运算结果为ABCD以及X ^ A = E(此处的"^"为异或符号),注意:A、B、C、D、E及X均为二进制数,通过上述的硬件模型可得新的CRC运算结果。为便于表达,采用表格形式体现整个运算及变换的过程,如表1-1: 用文字表达上述等效模型为: 1. >>
  • 来源:www.51hei.com/bbs/dpj-93053-1.html
  • 1、显示模块 (1)静态显示 静态显示的优点是编程容易,管理简单,亮度较高。但是占用口线资源较多。 (2)动态显示 动态显示就是一位一位地轮流点亮显示器各个位(扫描),对于显示器的每一位来说,每隔一段时间点亮一次。显示器的亮度既与导通电流有关,也与点亮时间和间隔时间的比例有关。调整电流和时间参数,可实现亮度较高较稳定的显示。 扫描显示方式,即在某一时刻,只让某一位的位选线处于选通状态,而其它各位的位选线处于关闭状态,同时,段选线上输出相应位要显示字符的字型码,这样同一时刻,4位LED中只有选通的那一位显示
  • 1、显示模块 (1)静态显示 静态显示的优点是编程容易,管理简单,亮度较高。但是占用口线资源较多。 (2)动态显示 动态显示就是一位一位地轮流点亮显示器各个位(扫描),对于显示器的每一位来说,每隔一段时间点亮一次。显示器的亮度既与导通电流有关,也与点亮时间和间隔时间的比例有关。调整电流和时间参数,可实现亮度较高较稳定的显示。 扫描显示方式,即在某一时刻,只让某一位的位选线处于选通状态,而其它各位的位选线处于关闭状态,同时,段选线上输出相应位要显示字符的字型码,这样同一时刻,4位LED中只有选通的那一位显示 >>
  • 来源:www.avrvi.com/class/dianyadianliu/essay%20summary.htm
  • 需要的功能模块都集成到一个 里, 构建一个可编程的片上系统[1]。它还具有灵活的设计方式,可裁减、可扩充、可升级,具备系统可编程等功能,是一种优秀的嵌入式系统设计技术[2]。本文研究了一种基于SOPC技术的嵌入式数字音频录放系统的设计方案。系统通过在FPGA芯片上配置NiosII软核处理器和相关的接口模块来实现嵌入式系统的主要硬件结构,并结合嵌入式系统所支持的软件设计来控制音频编/解码芯片WM8731和SDRAM,实现了音频信号的A/D、D/A转换、存储、回放等功能。由于采用了SOPC和DMA控制技术,该
  • 需要的功能模块都集成到一个 里, 构建一个可编程的片上系统[1]。它还具有灵活的设计方式,可裁减、可扩充、可升级,具备系统可编程等功能,是一种优秀的嵌入式系统设计技术[2]。本文研究了一种基于SOPC技术的嵌入式数字音频录放系统的设计方案。系统通过在FPGA芯片上配置NiosII软核处理器和相关的接口模块来实现嵌入式系统的主要硬件结构,并结合嵌入式系统所支持的软件设计来控制音频编/解码芯片WM8731和SDRAM,实现了音频信号的A/D、D/A转换、存储、回放等功能。由于采用了SOPC和DMA控制技术,该 >>
  • 来源:www.lightingsd.com/html/zhaomingbaike/dianzijishu/2009/0322/45479.html
  • 例题 下一节 8-3 边界扫描设计 扫描设计技术极大地提高了集成电路芯片的可测试性。IEEE1149.1是边界扫描设计接口标准。用具有边界扫描功能的芯片构成的印刷板将可通过相应的测试设备检测已安装在印刷板上的芯片的功能,检测印刷板连线的正确性,并对其逻辑功能进行故障检测和故障定位。   8.
  • 例题 下一节 8-3 边界扫描设计 扫描设计技术极大地提高了集成电路芯片的可测试性。IEEE1149.1是边界扫描设计接口标准。用具有边界扫描功能的芯片构成的印刷板将可通过相应的测试设备检测已安装在印刷板上的芯片的功能,检测印刷板连线的正确性,并对其逻辑功能进行故障检测和故障定位。   8. >>
  • 来源:gc.nuaa.edu.cn/digital/kejian/ch8/8-3.htm
  • 1、显示模块 (1)静态显示 静态显示的优点是编程容易,管理简单,亮度较高。但是占用口线资源较多。 (2)动态显示 动态显示就是一位一位地轮流点亮显示器各个位(扫描),对于显示器的每一位来说,每隔一段时间点亮一次。显示器的亮度既与导通电流有关,也与点亮时间和间隔时间的比例有关。调整电流和时间参数,可实现亮度较高较稳定的显示。 扫描显示方式,即在某一时刻,只让某一位的位选线处于选通状态,而其它各位的位选线处于关闭状态,同时,段选线上输出相应位要显示字符的字型码,这样同一时刻,4位LED中只有选通的那一位显示
  • 1、显示模块 (1)静态显示 静态显示的优点是编程容易,管理简单,亮度较高。但是占用口线资源较多。 (2)动态显示 动态显示就是一位一位地轮流点亮显示器各个位(扫描),对于显示器的每一位来说,每隔一段时间点亮一次。显示器的亮度既与导通电流有关,也与点亮时间和间隔时间的比例有关。调整电流和时间参数,可实现亮度较高较稳定的显示。 扫描显示方式,即在某一时刻,只让某一位的位选线处于选通状态,而其它各位的位选线处于关闭状态,同时,段选线上输出相应位要显示字符的字型码,这样同一时刻,4位LED中只有选通的那一位显示 >>
  • 来源:www.avrvi.com/class/dianyadianliu/essay%20summary.htm
  • C串行总线标准,这里不再赘述。而S5920外加总线信号分为输入(in)、输出(out)和双向三态(t/s)三种。下面对S5920的外加总线引脚作一分类描述: 3.1 信箱通道引脚   MDMODE:(in),信箱通道数据模式选择端。高电平时,MD[70]信号恒为输入;低电平时,由LOAD#信号控制MD[70]为输入或输出。 LOAD#:(in),高电平时,MD[70]为输入,下一个时钟ADCLK的上升沿将数据锁入到外加总线输出信箱寄存器的第三字节;当低电平且MDMODE为0时,MD[70]上显示PC
  • C串行总线标准,这里不再赘述。而S5920外加总线信号分为输入(in)、输出(out)和双向三态(t/s)三种。下面对S5920的外加总线引脚作一分类描述: 3.1 信箱通道引脚   MDMODE:(in),信箱通道数据模式选择端。高电平时,MD[70]信号恒为输入;低电平时,由LOAD#信号控制MD[70]为输入或输出。 LOAD#:(in),高电平时,MD[70]为输入,下一个时钟ADCLK的上升沿将数据锁入到外加总线输出信箱寄存器的第三字节;当低电平且MDMODE为0时,MD[70]上显示PC >>
  • 来源:lunwen.freekaoyan.com/ligonglunwen/dianzi/20080216/120313686576916.shtml
  • 看门狗定时器WDT是一片内自振荡式RC振荡器,即使外部振荡器被关闭(即工作在休眠模式),WDT也一直在计数。当WDT被使能,无论是在工作模式或休眠模式,若WDT超时,都将导致单片机复位,因此WDT主要用来防止单片机系统失控,一般WDT基本溢出周期约18ms(PAB=0),最大溢出周期约2.
  • 看门狗定时器WDT是一片内自振荡式RC振荡器,即使外部振荡器被关闭(即工作在休眠模式),WDT也一直在计数。当WDT被使能,无论是在工作模式或休眠模式,若WDT超时,都将导致单片机复位,因此WDT主要用来防止单片机系统失控,一般WDT基本溢出周期约18ms(PAB=0),最大溢出周期约2. >>
  • 来源:www.zsgbailin.com/emjg2.htm
  • 由若干个正沿D触发器构成的一次能存储多位二进制代码的时序逻辑电路,叫寄存器。寄存器用于存储一组二进制数。 缓冲寄存器(buffer)  4位缓冲寄存器 工作原理:设有二进制(4位)数X3X2X1X0要存到缓冲器中。此Buffer 由D Register组成,将X送到Q端,CLK正沿未到Q3Q1不受X3X0影响,保持原状。 CLK到Q_传送给X,由Y输出, 这样将数据装到寄存器中。 弊端:X要送到Q端,只受CLK控制,即只要将X加到D端。CLK一到立即送到Q去,数据被冲掉,不可控。为此增设一个可控的门:L门
  • 由若干个正沿D触发器构成的一次能存储多位二进制代码的时序逻辑电路,叫寄存器。寄存器用于存储一组二进制数。 缓冲寄存器(buffer) 4位缓冲寄存器 工作原理:设有二进制(4位)数X3X2X1X0要存到缓冲器中。此Buffer 由D Register组成,将X送到Q端,CLK正沿未到Q3Q1不受X3X0影响,保持原状。 CLK到Q_传送给X,由Y输出, 这样将数据装到寄存器中。 弊端:X要送到Q端,只受CLK控制,即只要将X加到D端。CLK一到立即送到Q去,数据被冲掉,不可控。为此增设一个可控的门:L门 >>
  • 来源:www.science.globalsino.com/1/1science9355.html
  • 步进电机内部结构如图1所示:  如何能使它转起来呢?一搬有两种方法: 1.单相驱动:一相一相驱动,线圈加高电平顺序是:黄蓝红橙;或是:橙红蓝黄。其中黑白接地。 2.双相驱动:当要求电动机输出大功率时可以两相两相同时驱动,线圈加高电平顺序为:黄+红蓝+橙;或是:橙+蓝红+黄。 了解步进电机的驱动方式后、我想到了用移位寄存器产生移位脉冲来让步进电机动起来。电路如图2。  图2是通过拨码开关控制74LS194使Q0、Q1、Q2、Q3产生上面提过的两种移位脉冲来控制U1(光电耦合器
  • 步进电机内部结构如图1所示: 如何能使它转起来呢?一搬有两种方法: 1.单相驱动:一相一相驱动,线圈加高电平顺序是:黄蓝红橙;或是:橙红蓝黄。其中黑白接地。 2.双相驱动:当要求电动机输出大功率时可以两相两相同时驱动,线圈加高电平顺序为:黄+红蓝+橙;或是:橙+蓝红+黄。 了解步进电机的驱动方式后、我想到了用移位寄存器产生移位脉冲来让步进电机动起来。电路如图2。 图2是通过拨码开关控制74LS194使Q0、Q1、Q2、Q3产生上面提过的两种移位脉冲来控制U1(光电耦合器 >>
  • 来源:www.zxskj.cn/dianzi/zidongkongzhidianlu/1316.html
  • 产品功能:整合的通讯功能,内建1组RS-232,2组RS-485通讯端口,均支持MODBUS主/从站模式;新推出DVP32ES2-C:CANopen1Mbps通讯型主机,以及DVP30EX2:模拟/温度混合型主机;DVP-ES2提供16/20/24/32/40/60点I/O主机,满足各种应用;DVP20EX2内置12-bit4AI/2AO,同时可搭配14-bitAIO扩展模块,配合内建PIDAutoTuning功能,提供完整的模拟控制解决方案;DVP30EX2提供模拟/温控整合型控制器,内置16-bit3
  • 产品功能:整合的通讯功能,内建1组RS-232,2组RS-485通讯端口,均支持MODBUS主/从站模式;新推出DVP32ES2-C:CANopen1Mbps通讯型主机,以及DVP30EX2:模拟/温度混合型主机;DVP-ES2提供16/20/24/32/40/60点I/O主机,满足各种应用;DVP20EX2内置12-bit4AI/2AO,同时可搭配14-bitAIO扩展模块,配合内建PIDAutoTuning功能,提供完整的模拟控制解决方案;DVP30EX2提供模拟/温控整合型控制器,内置16-bit3 >>
  • 来源:www.cfs1688.com/Products/tdplcbzxmnhhxzjdvpes.html
  • 从上面的算法可以看出,处理数据的采样时钟对每一个抽头来说都是并行的,并且加法器和移位寄存器采用级联方式,完成了累加器的功能,综合了加法器和移位寄存器的优点,而且这种算法的各级结构相同,方便扩展,实现了任意阶数的滤波器。算法中,真正点用系统资源的是乘法器。如果将系数量化成二进制,就能采用移位寄存器和加法器实现乘法功能。对于一个特定的滤波器,由于它有固定的系数,乘法功能就是一个长数乘法器。下面将讨论乘法器的设计问题。 2 FIR并行滤波器的乘法器设计 在并行滤波器的设计中,每一个乘法器的一端输入数据,另一端为
  • 从上面的算法可以看出,处理数据的采样时钟对每一个抽头来说都是并行的,并且加法器和移位寄存器采用级联方式,完成了累加器的功能,综合了加法器和移位寄存器的优点,而且这种算法的各级结构相同,方便扩展,实现了任意阶数的滤波器。算法中,真正点用系统资源的是乘法器。如果将系数量化成二进制,就能采用移位寄存器和加法器实现乘法功能。对于一个特定的滤波器,由于它有固定的系数,乘法功能就是一个长数乘法器。下面将讨论乘法器的设计问题。 2 FIR并行滤波器的乘法器设计 在并行滤波器的设计中,每一个乘法器的一端输入数据,另一端为 >>
  • 来源:xilinx.eetop.cn/?action-viewnews-itemid-144