• 一、什么是嵌入式 IEEE(Institute of Electrical and Electronics Engineers,美国电气和电子工程师协会)对嵌入式系统的定义:用于控制、监视或者辅助操作机器和设备的装置。原文为:Devices Used to Control,Monitor or Assist the Operation of Equipment,Machinery or Plants)。 嵌入式系统是一种专用的计算机系统,作为装置或设备的一部分。通常,嵌入式系统是一个控制程序存储在ROM
  • 一、什么是嵌入式 IEEE(Institute of Electrical and Electronics Engineers,美国电气和电子工程师协会)对嵌入式系统的定义:用于控制、监视或者辅助操作机器和设备的装置。原文为:Devices Used to Control,Monitor or Assist the Operation of Equipment,Machinery or Plants)。 嵌入式系统是一种专用的计算机系统,作为装置或设备的一部分。通常,嵌入式系统是一个控制程序存储在ROM >>
  • 来源:www.xianjichina.com/news/details_35556.html
  • 答案详解: 1.将一个“0”看成两个“”,则题干图形中“”的个数依次为2、3、5、8、13、(21)。构成简单和数列。 2.第一组图中的规律与第二组图中规律相似。第二组图中的三角形、黑点圆、十字圆分别对应第一组图中的正方形、空心圆和黑三角。 3.
  • 答案详解: 1.将一个“0”看成两个“”,则题干图形中“”的个数依次为2、3、5、8、13、(21)。构成简单和数列。 2.第一组图中的规律与第二组图中规律相似。第二组图中的三角形、黑点圆、十字圆分别对应第一组图中的正方形、空心圆和黑三角。 3. >>
  • 来源:taizhou.offcn.com/html/2013/07/2989.html
  • 图1 mux21a仿真波形图 由图1可知,我们可知当S1处于高电平时,COUNT输出IN1;反之,输出IN0.所以所设计的实验能够满足要求。 双2选1多路选择器  实验原理 本实验中直接利用上题的mux21a。由上题可知,mux21a由2个数据输入口(IN0,IN1),1个数据选择端(S1),一个输出口(COUTY)构成。设有两个mux21a,分别为U1和U2。为了充分利用U1和U2的数据选择端,我们将U1的输出口(COUNT)接到U2的输入口IN0,这样U2通过自身的选择端(S1)就可以选择U1的输出
  • 图1 mux21a仿真波形图 由图1可知,我们可知当S1处于高电平时,COUNT输出IN1;反之,输出IN0.所以所设计的实验能够满足要求。 双2选1多路选择器 实验原理 本实验中直接利用上题的mux21a。由上题可知,mux21a由2个数据输入口(IN0,IN1),1个数据选择端(S1),一个输出口(COUTY)构成。设有两个mux21a,分别为U1和U2。为了充分利用U1和U2的数据选择端,我们将U1的输出口(COUNT)接到U2的输入口IN0,这样U2通过自身的选择端(S1)就可以选择U1的输出 >>
  • 来源:www.cnblogs.com/kissazi2/archive/2013/07/06/3175451.html
  • 组合逻辑电路的输出具有立即性,即输入发生变化时,输出立即变化。(实际电路中还要考虑器件和导线产生的延时)。  组合逻辑电路设计时应尽量避免直接或间接的反馈,以免出现不确定的状态或形成振荡。如右图设计的基本触发器,当输入~S、~R从00变为11时,无法确定Q和~Q的值。 组合逻辑电路容易出现毛刺,这是由于电路竞争-冒险产生的。如图所示,图中与门的两个输入分别由信号 A 经过不同路径传递而来。按照理想情况分 析,电路输出端应该始终为 L=A ~A =0。考虑到信号在逻辑门中的传输延迟,~
  • 组合逻辑电路的输出具有立即性,即输入发生变化时,输出立即变化。(实际电路中还要考虑器件和导线产生的延时)。 组合逻辑电路设计时应尽量避免直接或间接的反馈,以免出现不确定的状态或形成振荡。如右图设计的基本触发器,当输入~S、~R从00变为11时,无法确定Q和~Q的值。 组合逻辑电路容易出现毛刺,这是由于电路竞争-冒险产生的。如图所示,图中与门的两个输入分别由信号 A 经过不同路径传递而来。按照理想情况分 析,电路输出端应该始终为 L=A ~A =0。考虑到信号在逻辑门中的传输延迟,~ >>
  • 来源:www.jxtobo.com/922741.html
  • 。 当然,在不考虑工作速度及功耗的情况下,也可以简单地将多余输入端并接在使用端上,如图3.15所示。  图3.15 4.2 门电路输人端的扩展 当实际需要多输入端的逻辑门电路,而现有的电路输入端数目不够,或者就根本没有能满足输入端数目要求的单片逻辑门产品,这时就需要对门电路输入端进行扩展。 用多级门电路级联实现与门输入端扩展方法如图3.16所示。图3.16为用四个2输入与门级联组成5输入与门;(b)为用二个4输入与非门和一个2输入或门级联组成8输入与门;(C)为三个4输入与非门和三个反相器级联组成10输入
  • 。 当然,在不考虑工作速度及功耗的情况下,也可以简单地将多余输入端并接在使用端上,如图3.15所示。 图3.15 4.2 门电路输人端的扩展 当实际需要多输入端的逻辑门电路,而现有的电路输入端数目不够,或者就根本没有能满足输入端数目要求的单片逻辑门产品,这时就需要对门电路输入端进行扩展。 用多级门电路级联实现与门输入端扩展方法如图3.16所示。图3.16为用四个2输入与门级联组成5输入与门;(b)为用二个4输入与非门和一个2输入或门级联组成8输入与门;(C)为三个4输入与非门和三个反相器级联组成10输入 >>
  • 来源:www.ex.net.cn/news/show-38.html
  • 当输入C改变时,会导致输出F改变,F的改变会有一个时长498)this.width=498; onmousewheel = javascript:return big(this) height=19 alt="" src="http://images.51cto.com/files/uploadimg/20090210/162505860.jpg" width=16 border=0>的延时,如时序图中的时间点1。如A或B改变,则点X处改变会有一个时长498)this.
  • 当输入C改变时,会导致输出F改变,F的改变会有一个时长498)this.width=498; onmousewheel = javascript:return big(this) height=19 alt="" src="http://images.51cto.com/files/uploadimg/20090210/162505860.jpg" width=16 border=0>的延时,如时序图中的时间点1。如A或B改变,则点X处改变会有一个时长498)this. >>
  • 来源:book.51cto.com/art/200902/109194.htm
  • 3.顺序逻辑 数码电路主要是包含两类元件,一为逻辑闸而另一为储存元件。之前所提之组合逻辑,没有循序的功能,也就是输出完全由输入决定,当输入讯号消失,输出亦随之不见,无储存输出结果之功用。然而电路要能循序,就需要一种能够储存原来信号的装置,使新输入的信号能参考原来输入状态来决定输出变化。这种储存装置,称为记忆装置。将「组合逻辑」加上这种「记忆装置」,使电路具有循序处理能力就是一种「顺序逻辑电路」。 顺序逻辑电路中最基本的记忆元件,就是「正反器(Flip-Flop)」。 二、CPLD认知介绍 1.
  • 3.顺序逻辑 数码电路主要是包含两类元件,一为逻辑闸而另一为储存元件。之前所提之组合逻辑,没有循序的功能,也就是输出完全由输入决定,当输入讯号消失,输出亦随之不见,无储存输出结果之功用。然而电路要能循序,就需要一种能够储存原来信号的装置,使新输入的信号能参考原来输入状态来决定输出变化。这种储存装置,称为记忆装置。将「组合逻辑」加上这种「记忆装置」,使电路具有循序处理能力就是一种「顺序逻辑电路」。 顺序逻辑电路中最基本的记忆元件,就是「正反器(Flip-Flop)」。 二、CPLD认知介绍 1. >>
  • 来源:www.c-cnc.com/news/news.asp?id=54666
  • 图1 组合逻辑反馈的异步电路 组合环路是高风险的设计结构,这是因为组合环路的功能通常依靠环路逻辑的相对传播延迟。正如所讨论的,传播延迟可能改变,那么环路行为也可能发生改变。 (2)延迟链路 当两个以上连续的单输入单扇出节点引起延迟时就会产生延迟链路,通常把反相器连在一起增加延迟。延迟链通常由异步设计引入,有时用来解决其他组合逻辑引起的竞争冒险,如图2所示。FPGA延迟会随每次布局布线的变化而改变,延迟链可能引发不同的设计问题,包括增加了设计对工作条件的敏感性,减小了设计的可靠性,从而不利于移植到其他器件
  • 图1 组合逻辑反馈的异步电路 组合环路是高风险的设计结构,这是因为组合环路的功能通常依靠环路逻辑的相对传播延迟。正如所讨论的,传播延迟可能改变,那么环路行为也可能发生改变。 (2)延迟链路 当两个以上连续的单输入单扇出节点引起延迟时就会产生延迟链路,通常把反相器连在一起增加延迟。延迟链通常由异步设计引入,有时用来解决其他组合逻辑引起的竞争冒险,如图2所示。FPGA延迟会随每次布局布线的变化而改变,延迟链可能引发不同的设计问题,包括增加了设计对工作条件的敏感性,减小了设计的可靠性,从而不利于移植到其他器件 >>
  • 来源:www.eepw.com.cn/article/189900.htm
  •   微星R9 270 GAMING 2G显卡散热器利用了独家的TwinFrozr IV散热系统,纯铜底座以及大面积散热片的组合,开放式的外壳可以加快热量的散发从而提高显卡的散热性能,使得显卡时刻都处于低温的良好运行环境   微星 R9 270 GAMING 2G   [参考价格] 1199元   [商家名称] 内蒙古耐特电子   [联系电话] 0471-6927806 13314884999   [联系地址] 内蒙古呼和浩特市中山西路诚信数码大厦3A236号微星科技   [店铺地址] http://dea
  •   微星R9 270 GAMING 2G显卡散热器利用了独家的TwinFrozr IV散热系统,纯铜底座以及大面积散热片的组合,开放式的外壳可以加快热量的散发从而提高显卡的散热性能,使得显卡时刻都处于低温的良好运行环境   微星 R9 270 GAMING 2G   [参考价格] 1199元   [商家名称] 内蒙古耐特电子   [联系电话] 0471-6927806 13314884999   [联系地址] 内蒙古呼和浩特市中山西路诚信数码大厦3A236号微星科技   [店铺地址] http://dea >>
  • 来源:tech.hexun.com/2015-04-15/174980212.html
  • 吸收律:证:证:反演律:2.逻辑函数的表示方法(1)逻辑状态表ABCY00000100000111100001111010101011(2)逻辑式1)常采用与-或表达式的形式;  2)在状态表中选出使函数值为1的变量组合;  3)变量值为1的写成原变量,为0的写成反变量,得到其值为1的乘积项组合。  4)将这些乘积项加起来(逻辑或)得到与-或逻辑函数式。(3)逻辑图由逻辑式得到逻辑图ABC&>111Y&3.逻辑函数的化简[例1] 应用逻辑代数运算法则化简下列逻辑式:[解]13.
  • 吸收律:证:证:反演律:2.逻辑函数的表示方法(1)逻辑状态表ABCY00000100000111100001111010101011(2)逻辑式1)常采用与-或表达式的形式;  2)在状态表中选出使函数值为1的变量组合;  3)变量值为1的写成原变量,为0的写成反变量,得到其值为1的乘积项组合。  4)将这些乘积项加起来(逻辑或)得到与-或逻辑函数式。(3)逻辑图由逻辑式得到逻辑图ABC&>111Y&3.逻辑函数的化简[例1] 应用逻辑代数运算法则化简下列逻辑式:[解]13. >>
  • 来源:max.book118.com/html/2017/0531/110520859.shtm
  • 当输入C改变时,会导致输出F改变,F的改变会有一个时长498)this.width=498; onmousewheel = javascript:return big(this) height=19 alt="" src="http://images.51cto.com/files/uploadimg/20090210/162505860.jpg" width=16 border=0>的延时,如时序图中的时间点1。如A或B改变,则点X处改变会有一个时长498)this.
  • 当输入C改变时,会导致输出F改变,F的改变会有一个时长498)this.width=498; onmousewheel = javascript:return big(this) height=19 alt="" src="http://images.51cto.com/files/uploadimg/20090210/162505860.jpg" width=16 border=0>的延时,如时序图中的时间点1。如A或B改变,则点X处改变会有一个时长498)this. >>
  • 来源:book.51cto.com/art/200902/109194.htm
  • 有源滤波器与正弦波信号发生器实验报告中出现的问题波形不标明题号和名称本次实验目的掌握集成门电路的使用规则熟悉与非门、OC门等门电路掌握用小规模集成电路(门电路)设计组合逻辑电路的方法掌握译码器等中规模集成电路的基本功能,以及用它们设计组合逻辑电路的方法本次实验内容(1)用与非门设计BCD码制判别电路(教材97页第1题)(2)用译码器和与非门设计全减器(教材97页第5题)用与非门设计BCD码制判别电路实验要求:用与非门设计一个组合逻辑电路,它接收一位8421BCD码B3B2B1B0,仅当2<B3B2
  • 有源滤波器与正弦波信号发生器实验报告中出现的问题波形不标明题号和名称本次实验目的掌握集成门电路的使用规则熟悉与非门、OC门等门电路掌握用小规模集成电路(门电路)设计组合逻辑电路的方法掌握译码器等中规模集成电路的基本功能,以及用它们设计组合逻辑电路的方法本次实验内容(1)用与非门设计BCD码制判别电路(教材97页第1题)(2)用译码器和与非门设计全减器(教材97页第5题)用与非门设计BCD码制判别电路实验要求:用与非门设计一个组合逻辑电路,它接收一位8421BCD码B3B2B1B0,仅当2<B3B2 >>
  • 来源:max.book118.com/html/2016/1128/66398319.shtm
  • 摘 要:因特网的飞速发展促进了电子商务技术的日益成熟。本文主要介绍了系统的开发环境以及开发工具,对于设计思想和设计流程也做出了全面的叙述,在数据库创建思想以及各个数据表之间的具体关联等方面也做出了详细说明,并且具体剖析了系统各个功能的实现过程以及详细设计过程,在绘制简单系统功能模块图的同时,力求更加清晰地表明设计思想以及对整个程序设计的规划及具体实现。本系统最具特色的部分:首先,实现了订单的追踪查询功能,实现了用户与管理员之间的信息交互,其次,管理员后台功能细致入微,特别是对商品的类别管理的实现,使得本系
  • 摘 要:因特网的飞速发展促进了电子商务技术的日益成熟。本文主要介绍了系统的开发环境以及开发工具,对于设计思想和设计流程也做出了全面的叙述,在数据库创建思想以及各个数据表之间的具体关联等方面也做出了详细说明,并且具体剖析了系统各个功能的实现过程以及详细设计过程,在绘制简单系统功能模块图的同时,力求更加清晰地表明设计思想以及对整个程序设计的规划及具体实现。本系统最具特色的部分:首先,实现了订单的追踪查询功能,实现了用户与管理员之间的信息交互,其次,管理员后台功能细致入微,特别是对商品的类别管理的实现,使得本系 >>
  • 来源:www.uml.org.cn/mxdx/201009033.asp
  • 中规模组合逻辑电路集成译码器,http://www.592dz.com   译码是编码的逆过程,是将具有特定含义的一组代码翻译出它的原意,能完成译码功能的电路称为 译码器。   译码器的使用场合非常广泛,例如,数字仪表中的各种显示译码器,计算机中的地址译码器、指令译码 器,通信设备中由译码器构成的分配器,以及各种代码变换译码器等。在实际应用中,有许多译码器集成 芯片可供选择,有二进制译码器、二-十进制译码器和数字显示译码器等。   (1)3线-8线译码器74LS138   74LS138译码器电路及引脚
  • 中规模组合逻辑电路集成译码器,http://www.592dz.com   译码是编码的逆过程,是将具有特定含义的一组代码翻译出它的原意,能完成译码功能的电路称为 译码器。   译码器的使用场合非常广泛,例如,数字仪表中的各种显示译码器,计算机中的地址译码器、指令译码 器,通信设备中由译码器构成的分配器,以及各种代码变换译码器等。在实际应用中,有许多译码器集成 芯片可供选择,有二进制译码器、二-十进制译码器和数字显示译码器等。   (1)3线-8线译码器74LS138   74LS138译码器电路及引脚 >>
  • 来源:www.592dz.com/dz/jicheng5/976737.html
  • 基本的门电路( 与、或、非门)和常用的门电路(与非门、或非门、异或门)都是组合逻辑电路,此外常用的组合逻辑电路还有:三态门、译码器、编码器、数值比较器、数据选择器(MUX)、加法器等。 &e [+dN8_@a0优领域-电子领域 i0t V!Bh^w9y)W 三态门优领域-电子领域Rq!I2k+s]-e3A
  • 基本的门电路( 与、或、非门)和常用的门电路(与非门、或非门、异或门)都是组合逻辑电路,此外常用的组合逻辑电路还有:三态门、译码器、编码器、数值比较器、数据选择器(MUX)、加法器等。 &e [+dN8_@a0优领域-电子领域 i0t V!Bh^w9y)W 三态门优领域-电子领域Rq!I2k+s]-e3A >>
  • 来源:www.you01.com/dzly/html/43/n-4043.html
  • 竞争冒险相关原理   1、产生竞争冒险现象的原因   由于延迟时间的存在,当一个输入信号经过多条路径传送后又重新会合到某个门上,由于不同路径上门的级数不同,或者门电路延迟时间的差异,导致到达会合点的时间有先有后,从而产生瞬间的错误输出。这一现象称为竞争冒险。   图(a)所示的电路中,逻辑表达式为 ,理想情况下,输出应恒等于0。但是由于G1门的延迟时间tpd,下降沿到达G2门的时间比A信号上升沿晚1tpd,因此,使G2输出端出现了一个正向窄脉冲,如图(b)所示,通常称之为“1冒险”
  • 竞争冒险相关原理   1、产生竞争冒险现象的原因   由于延迟时间的存在,当一个输入信号经过多条路径传送后又重新会合到某个门上,由于不同路径上门的级数不同,或者门电路延迟时间的差异,导致到达会合点的时间有先有后,从而产生瞬间的错误输出。这一现象称为竞争冒险。   图(a)所示的电路中,逻辑表达式为 ,理想情况下,输出应恒等于0。但是由于G1门的延迟时间tpd,下降沿到达G2门的时间比A信号上升沿晚1tpd,因此,使G2输出端出现了一个正向窄脉冲,如图(b)所示,通常称之为“1冒险” >>
  • 来源:wenda.chinabaike.com/b/9768/2013/1029/584466.html
  • 某桩基工程安全等级为二级,其桩型平面布置、削面及地层分布如图所示,土层及桩基设计参数见图,作用于桩端平面处的有效附加应力为400kPa(长期效应组合),其中心点的附加应力曲线如图所示(假定为直线分布),沉降经验系数ψ=1,地基沉降计算深度至基岩面,按《建筑桩基技术规范》(JGJ94-94)计算桩基最终沉降量,其计算结果为()。
  • 某桩基工程安全等级为二级,其桩型平面布置、削面及地层分布如图所示,土层及桩基设计参数见图,作用于桩端平面处的有效附加应力为400kPa(长期效应组合),其中心点的附加应力曲线如图所示(假定为直线分布),沉降经验系数ψ=1,地基沉降计算深度至基岩面,按《建筑桩基技术规范》(JGJ94-94)计算桩基最终沉降量,其计算结果为()。 >>
  • 来源:www.ppkao.com/shiti/4318406/