• 数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统,它的设计步骤为:首先根据实际需要确定其性能指标,再求得系统函数H(z),最后采用有限精度算法实现。 根据需要,本系统的设计指标为:模拟信号采样频率为2MHz,每周期最少采样20点,即模拟信号的通带边缘频率为fp=100kHz,阻带边缘频率fs=1MHz,通带波动Rp不大于0.
  • 数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统,它的设计步骤为:首先根据实际需要确定其性能指标,再求得系统函数H(z),最后采用有限精度算法实现。 根据需要,本系统的设计指标为:模拟信号采样频率为2MHz,每周期最少采样20点,即模拟信号的通带边缘频率为fp=100kHz,阻带边缘频率fs=1MHz,通带波动Rp不大于0. >>
  • 来源:www.dzkf.cn/html/EDAjishu/2007/0525/2144.html
  • 。本设计对应的滤波器的幅频、相频特性如图3-4所示。  图3-3 FDAtool设计界面  图3-4 32阶线性相位线性滤波器幅频、相频特性(归一化截止频率为0.3) 3.3 线性滤波器电路软件设计及模拟仿真 本设计利用MATLAB可视化图形编辑工具,结合DSP Builder软件先画出课题所设计的线性相位的线性滤波器硬件电路结构图,如图3-5所示。同时根据线性滤波器的技术参数,使用MATLAB滤波器设计工具计算出线性滤波器的系数,然后把系数代入结构图中,初步完成线性滤波器的图形编辑。  图3-5 32阶
  • 。本设计对应的滤波器的幅频、相频特性如图3-4所示。 图3-3 FDAtool设计界面 图3-4 32阶线性相位线性滤波器幅频、相频特性(归一化截止频率为0.3) 3.3 线性滤波器电路软件设计及模拟仿真 本设计利用MATLAB可视化图形编辑工具,结合DSP Builder软件先画出课题所设计的线性相位的线性滤波器硬件电路结构图,如图3-5所示。同时根据线性滤波器的技术参数,使用MATLAB滤波器设计工具计算出线性滤波器的系数,然后把系数代入结构图中,初步完成线性滤波器的图形编辑。 图3-5 32阶 >>
  • 来源:www.1-fun.com/design/article/2012-8-26/690-1.html
  • 。本设计对应的滤波器的幅频、相频特性如图3-4所示。  图3-3 FDAtool设计界面  图3-4 32阶线性相位线性滤波器幅频、相频特性(归一化截止频率为0.3) 3.3 线性滤波器电路软件设计及模拟仿真 本设计利用MATLAB可视化图形编辑工具,结合DSP Builder软件先画出课题所设计的线性相位的线性滤波器硬件电路结构图,如图3-5所示。同时根据线性滤波器的技术参数,使用MATLAB滤波器设计工具计算出线性滤波器的系数,然后把系数代入结构图中,初步完成线性滤波器的图形编辑。  图3-5 32阶
  • 。本设计对应的滤波器的幅频、相频特性如图3-4所示。 图3-3 FDAtool设计界面 图3-4 32阶线性相位线性滤波器幅频、相频特性(归一化截止频率为0.3) 3.3 线性滤波器电路软件设计及模拟仿真 本设计利用MATLAB可视化图形编辑工具,结合DSP Builder软件先画出课题所设计的线性相位的线性滤波器硬件电路结构图,如图3-5所示。同时根据线性滤波器的技术参数,使用MATLAB滤波器设计工具计算出线性滤波器的系数,然后把系数代入结构图中,初步完成线性滤波器的图形编辑。 图3-5 32阶 >>
  • 来源:www.1-fun.com/design/article/2012-8-26/690-1.html
  • 2. 1. 1、为何要写Testbench ( 1)画波形图只能提供极低的功能覆盖率. ( 2)画波形图无法实现验证自动化. ( 3)画波形图难以定位错误. ( 4)画波形图的可重用性和平台移植性极差. ( 5)通过画波形图的验证速度极慢(特别是基于数据帧长度大的通信类设计, 画波形几乎是不可能的)。 2.
  • 2. 1. 1、为何要写Testbench ( 1)画波形图只能提供极低的功能覆盖率. ( 2)画波形图无法实现验证自动化. ( 3)画波形图难以定位错误. ( 4)画波形图的可重用性和平台移植性极差. ( 5)通过画波形图的验证速度极慢(特别是基于数据帧长度大的通信类设计, 画波形几乎是不可能的)。 2. >>
  • 来源:xilinx.eetrend.com/article/3056?quicktabs_1=2
  • 10.2.6 IIR数字滤波器的设计 与FIR滤波器相比,IIR滤波器能够使用较少的级数实现要求的滤波指标。对于同样的设计要求,FIR的阶数通常比IIR高5~10倍,从而增加了设计成本和信号延迟。更重要的是,IIR滤波器还可以利用模拟滤波器的设计成果,大大减小了设计滤波器的工作量。 1.
  • 10.2.6 IIR数字滤波器的设计 与FIR滤波器相比,IIR滤波器能够使用较少的级数实现要求的滤波指标。对于同样的设计要求,FIR的阶数通常比IIR高5~10倍,从而增加了设计成本和信号延迟。更重要的是,IIR滤波器还可以利用模拟滤波器的设计成果,大大减小了设计滤波器的工作量。 1. >>
  • 来源:book.51cto.com/art/201008/218055.htm
  • 由表1可见,椭圆滤波器给出的设计阶数比前两种低,而且频率特性较好,过渡带较窄,但是椭圆滤波器在通带上的非线性相位响应最明显。本系统选用椭圆函数滤波器进行设计。 1 原理分析 数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统,它的设计步骤为:首先根据实际需要确定其性能指标,再求得系统函数H(z),最后采用有限精度算法实现。  根据需要,本系统的设计指标为:模拟信号采样频率为2MHz,每周期最少采样20点,即模拟信号的通带边缘频率为fp=100kHz,阻带边缘频率fs=1MHz,通带波动Rp不大
  • 由表1可见,椭圆滤波器给出的设计阶数比前两种低,而且频率特性较好,过渡带较窄,但是椭圆滤波器在通带上的非线性相位响应最明显。本系统选用椭圆函数滤波器进行设计。 1 原理分析 数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统,它的设计步骤为:首先根据实际需要确定其性能指标,再求得系统函数H(z),最后采用有限精度算法实现。 根据需要,本系统的设计指标为:模拟信号采样频率为2MHz,每周期最少采样20点,即模拟信号的通带边缘频率为fp=100kHz,阻带边缘频率fs=1MHz,通带波动Rp不大 >>
  • 来源:www.ic37.com/htm_news/2008-1/2195_373027.htm
  • 程控交换实验室面向通信工程、信息工程等专业,主要开设《交换技术》等课程的实验教学工作。实验室有示波器、程控交换技术实验箱等实验仪器。通过实验教学,加深学生对程控交换技术的理解,提高程控交换电路分析、调试的能力,使学生掌握程控交换系统的设计方法、调试方法和测量方法,培养学生的实际操作能力,综合设计能力、创新意识与创新能力。本实验室为本科生与科研工作提供了现代化的、具体、直观、高效的实验平台。  程控交换实验教学系统 实验要求:要求学生了解各类程控交换系统的工作原理,熟练掌握各类程控交换技术的特点、交换网络
  • 程控交换实验室面向通信工程、信息工程等专业,主要开设《交换技术》等课程的实验教学工作。实验室有示波器、程控交换技术实验箱等实验仪器。通过实验教学,加深学生对程控交换技术的理解,提高程控交换电路分析、调试的能力,使学生掌握程控交换系统的设计方法、调试方法和测量方法,培养学生的实际操作能力,综合设计能力、创新意识与创新能力。本实验室为本科生与科研工作提供了现代化的、具体、直观、高效的实验平台。 程控交换实验教学系统 实验要求:要求学生了解各类程控交换系统的工作原理,熟练掌握各类程控交换技术的特点、交换网络 >>
  • 来源:web.nuist.edu.cn/txyxx/Detail.aspx?id=76
  • 结尾给出的是写这篇文章时随手找到的资料。大家一定要学会使用谷歌搜索英文关键词,因为老外比我们对待知识的态度更严肃也更开放。 http://www.analog.com/media/en/technical-documentation/dsp-book/dsp_book_Ch15.pdf 刚才的滑动平均滤波器,时间复杂度是O(n)(设每次处理n个采样)。 可以优化为O(1)的形式: int buf[8]; int k=0; int result=0; int lowpass() { result -= b
  • 结尾给出的是写这篇文章时随手找到的资料。大家一定要学会使用谷歌搜索英文关键词,因为老外比我们对待知识的态度更严肃也更开放。 http://www.analog.com/media/en/technical-documentation/dsp-book/dsp_book_Ch15.pdf 刚才的滑动平均滤波器,时间复杂度是O(n)(设每次处理n个采样)。 可以优化为O(1)的形式: int buf[8]; int k=0; int result=0; int lowpass() { result -= b >>
  • 来源:www.mwrf.net/tech/components/2017/21740.html
  • 10.2.5 FIR数字滤波器的设计 数字滤波器正在迅速代替传统的由R、L、C和运算放大器元件组成的模拟滤波器并日益成为DSP的一种主要处理环节。随着工艺的进步,CPLD/FPGA也可以用于前端数字信号处理的运算,如FIR滤波、IIR数字滤波、FFT等。 数字滤波器是语音与图像处理、模式识别、雷达信号处理以及频谱分析等应用中的一种基本的处理部件,它能满足滤波器对幅度和相位特性的严格要求,避免模拟滤波器所无法克服的电压漂移、温度漂移和噪声等问题。 1.
  • 10.2.5 FIR数字滤波器的设计 数字滤波器正在迅速代替传统的由R、L、C和运算放大器元件组成的模拟滤波器并日益成为DSP的一种主要处理环节。随着工艺的进步,CPLD/FPGA也可以用于前端数字信号处理的运算,如FIR滤波、IIR数字滤波、FFT等。 数字滤波器是语音与图像处理、模式识别、雷达信号处理以及频谱分析等应用中的一种基本的处理部件,它能满足滤波器对幅度和相位特性的严格要求,避免模拟滤波器所无法克服的电压漂移、温度漂移和噪声等问题。 1. >>
  • 来源:book.51cto.com/art/201008/218054.htm
  • 摘要 本文介绍了一种基于VHDL语言,采用FPGA芯片作为控制核心,设计的一款智力竞赛抢答器,且给出了各模块及具体电路图。并利Altera公司的开发平台MAX+PLUS工具完成了编译和仿真,经实际电路测试验证,达到了预期的设计要求。随着我国经济和文化事业的发展,在很多公开竞争场合要求有公正的竞争裁决,诸如证券、股票交易及各种智力竞赛等,因此出现了抢答器。抢答器一般是由很多电路组成的,线路复杂,可靠性不高,功能也比较简单,特别是当抢答路数很多时,实现起来就更为困难。因此我们设计了以FPGA器件的新型智能的抢
  • 摘要 本文介绍了一种基于VHDL语言,采用FPGA芯片作为控制核心,设计的一款智力竞赛抢答器,且给出了各模块及具体电路图。并利Altera公司的开发平台MAX+PLUS工具完成了编译和仿真,经实际电路测试验证,达到了预期的设计要求。随着我国经济和文化事业的发展,在很多公开竞争场合要求有公正的竞争裁决,诸如证券、股票交易及各种智力竞赛等,因此出现了抢答器。抢答器一般是由很多电路组成的,线路复杂,可靠性不高,功能也比较简单,特别是当抢答路数很多时,实现起来就更为困难。因此我们设计了以FPGA器件的新型智能的抢 >>
  • 来源:www.2bysj.cn/Electronics/elec/201702/9261.html
  • 滤波器术语 衰减 – 输出信号幅度相对于输入信号幅度降低。 截止频率 – 滤波器的响应降至额定通带纹波以下时的频率。 通带 – 滤波器频率范围,信号通过该范围的衰减量不超过额定值。 阻带 – 滤波器频率范围,信号通过该范围时会发生额定量的衰减。 阻带衰减 – 阻带中的最小衰减量。 通带纹波 – 通带中的实际输出幅度与期望输出幅度的最大偏差。 采样速率 – 系统对输入信号进行采样的速率。 滤波器系数 – 代表滤波
  • 滤波器术语 衰减 – 输出信号幅度相对于输入信号幅度降低。 截止频率 – 滤波器的响应降至额定通带纹波以下时的频率。 通带 – 滤波器频率范围,信号通过该范围的衰减量不超过额定值。 阻带 – 滤波器频率范围,信号通过该范围时会发生额定量的衰减。 阻带衰减 – 阻带中的最小衰减量。 通带纹波 – 通带中的实际输出幅度与期望输出幅度的最大偏差。 采样速率 – 系统对输入信号进行采样的速率。 滤波器系数 – 代表滤波 >>
  • 来源:www.cnblogs.com/shangdawei/p/4845491.html
  • 4 实现过程 SATA 协议物理层的实现由 3 部分组成, 分别是整体流程图的设计、 时钟部分和速率协商状态转移设计。 4.1 整体设计流程图 初始化的过程严格按照SATA 协议的规定。 整个过程流程如图5所示。 主机端上电后首先发送持续时间为1s 的 COMRESET 信号, 然后等待 COMINIT信号, 当SRxstatus等于100时, 再发送持续时间为1s的COMWAKE信号。 在接收到COMWAKE信号后且线路处于 空闲的状态, 接着发送 D10.
  • 4 实现过程 SATA 协议物理层的实现由 3 部分组成, 分别是整体流程图的设计、 时钟部分和速率协商状态转移设计。 4.1 整体设计流程图 初始化的过程严格按照SATA 协议的规定。 整个过程流程如图5所示。 主机端上电后首先发送持续时间为1s 的 COMRESET 信号, 然后等待 COMINIT信号, 当SRxstatus等于100时, 再发送持续时间为1s的COMWAKE信号。 在接收到COMWAKE信号后且线路处于 空闲的状态, 接着发送 D10. >>
  • 来源:xilinx.eetrend.com/d6-xilinx/article/2014-07/7415.html
  • 在8051核的FPGA设计中, 完全可以实现包括计时/计数、中断、串口、数据及程序存储器、特殊寄存器、布尔处理的位处理机等的所有功能, 而且兼容所有指令, 只是在具体的移植过程中做一些改变而已。 这 种方法对程序存储器不再做内外之分, 因为FPGA内部存储容量已经能够满足要求, 同时将程序存储器的容量扩大了一倍 (变为8KB), 以满足大程序的容量需求; 为了让8051更为强大且更具有通用性, 可将数据存储器RAM的容量扩大一倍, 变为256字节。可以看出, 在设计过程中将8051的功能也进行了加强,
  • 在8051核的FPGA设计中, 完全可以实现包括计时/计数、中断、串口、数据及程序存储器、特殊寄存器、布尔处理的位处理机等的所有功能, 而且兼容所有指令, 只是在具体的移植过程中做一些改变而已。 这 种方法对程序存储器不再做内外之分, 因为FPGA内部存储容量已经能够满足要求, 同时将程序存储器的容量扩大了一倍 (变为8KB), 以满足大程序的容量需求; 为了让8051更为强大且更具有通用性, 可将数据存储器RAM的容量扩大一倍, 变为256字节。可以看出, 在设计过程中将8051的功能也进行了加强, >>
  • 来源:www.eefocus.com/article/12-06/2575771339942270.html?sort=1129_1552_0_0
  • 下面是 [数字调谐滤波器的原理及解决方案]的电路图    数字调谐滤波器原理及方案 0 引 言 需要传送的数字或模拟信号信息一般是低频信号,必须被载波调制到特定射频段才能通过天线发射出去。随着通讯技术发展,定载频技术在军事通讯中的保密、抗干扰、频带利用等方面逐渐暴露出问题,为解决这些问题,跳频(Frequency Hopping Spread Spectrum,FH-SS)通讯技术逐步发展起来。数字调谐滤波器是跳频系统中随计算机控制技术出现后发展起来的一类数字调谐控制频带的、有一定功率容量的滤波器。
  • 下面是 [数字调谐滤波器的原理及解决方案]的电路图    数字调谐滤波器原理及方案 0 引 言 需要传送的数字或模拟信号信息一般是低频信号,必须被载波调制到特定射频段才能通过天线发射出去。随着通讯技术发展,定载频技术在军事通讯中的保密、抗干扰、频带利用等方面逐渐暴露出问题,为解决这些问题,跳频(Frequency Hopping Spread Spectrum,FH-SS)通讯技术逐步发展起来。数字调谐滤波器是跳频系统中随计算机控制技术出现后发展起来的一类数字调谐控制频带的、有一定功率容量的滤波器。 >>
  • 来源:www.dianlut.com/dianzi/tongxinjishu/2009/1118/5573.html
  • 图3 LED 时序发生器内部结构图   每帧画面显示1 个立体像素真彩信号的时间需要移位8 次, 即250 个基本周期。如果LED 大屏幕显示器每秒最多显示30 帧, 采用1/8 驱动模式和立体像素的1/2时分复用, 再考虑选用16 位移位锁存LED 恒流驱动电路,实际要求的时钟频率为2 MHz。   3 系统软件设计与仿真:   软件设计就是利用SoPC Builder 生成软件文件,用文本编辑器编写汇编语言或C/C++源程序,用GUNPro 将源程序编译成可执行文件, 并通过下载电缆对可执行程序进行
  • 图3 LED 时序发生器内部结构图   每帧画面显示1 个立体像素真彩信号的时间需要移位8 次, 即250 个基本周期。如果LED 大屏幕显示器每秒最多显示30 帧, 采用1/8 驱动模式和立体像素的1/2时分复用, 再考虑选用16 位移位锁存LED 恒流驱动电路,实际要求的时钟频率为2 MHz。   3 系统软件设计与仿真:   软件设计就是利用SoPC Builder 生成软件文件,用文本编辑器编写汇编语言或C/C++源程序,用GUNPro 将源程序编译成可执行文件, 并通过下载电缆对可执行程序进行 >>
  • 来源:www.ledshow.net/html/jszl/1012281631851_2.html
  • 2.4 信号输出 当你需要将FPGA/CPLD内部的信号通过管脚输出给外部相关器件的时候,如果不影响功能最好是将这些信号通过用时钟锁存后输出。因为通常情况下一个板子是工作于一种或两种时钟模式下,与FPGA/CPLD相连接的芯片的工作时钟大多数情形下与FPGA的时钟同源,如果输出的信号经过时钟锁存可以起到如下的作用: 容易满足芯片间信号连接的时序要求; 容易满足信号的建立保持时间;  如上图所示,比如FPGA/CPLD在CLK的时钟沿1锁存一个信号得到SIG所示的波形,SIG信号需要给另外的一个与其接口的芯
  • 2.4 信号输出 当你需要将FPGA/CPLD内部的信号通过管脚输出给外部相关器件的时候,如果不影响功能最好是将这些信号通过用时钟锁存后输出。因为通常情况下一个板子是工作于一种或两种时钟模式下,与FPGA/CPLD相连接的芯片的工作时钟大多数情形下与FPGA的时钟同源,如果输出的信号经过时钟锁存可以起到如下的作用: 容易满足芯片间信号连接的时序要求; 容易满足信号的建立保持时间; 如上图所示,比如FPGA/CPLD在CLK的时钟沿1锁存一个信号得到SIG所示的波形,SIG信号需要给另外的一个与其接口的芯 >>
  • 来源:xilinx.eetrend.com/blog/1088
  • 摘要:针对VGA(视频图形阵列)接口显示器的检测需求,设计了一种基于Altera FPGA的VGA显示系统。详细介绍了VGA显示的原理,采用硬件描述语言Verilog完成了VGA显示所需的驱动时序和图像存储相关模块的设计,并对整个系统进行了综合仿真,验证了设计的正确性。仿真与测试结果表明,该设计可以在简单的情况下实现图像或字符显示,节约了硬件成本,还可以满足不同显示标准的需要。 关键词:VGA;图像显示;FPGA;设计实现 DOI:10.
  • 摘要:针对VGA(视频图形阵列)接口显示器的检测需求,设计了一种基于Altera FPGA的VGA显示系统。详细介绍了VGA显示的原理,采用硬件描述语言Verilog完成了VGA显示所需的驱动时序和图像存储相关模块的设计,并对整个系统进行了综合仿真,验证了设计的正确性。仿真与测试结果表明,该设计可以在简单的情况下实现图像或字符显示,节约了硬件成本,还可以满足不同显示标准的需要。 关键词:VGA;图像显示;FPGA;设计实现 DOI:10. >>
  • 来源:www.fx361.com/page/2016/0329/3272677.shtml