•   PBlaze4使用东芝15nm MLC NAND,相比PBlaze3L使用的东芝24nm NAND成本更低。另外还有9颗美光4Gb DDR3-1600 DRAM,   HGST SN150也装了相同的PMC控制器和DRAM,但是使用了32 packages的东芝A19nm的eMLC新品,这种芯片的耐擦写性高于15nm MLC,但是成本也相对较高。Memblaze上一代的PBlaze3L使用了Kintex-7 FPGA新品,而板卡和2.
  •   PBlaze4使用东芝15nm MLC NAND,相比PBlaze3L使用的东芝24nm NAND成本更低。另外还有9颗美光4Gb DDR3-1600 DRAM,   HGST SN150也装了相同的PMC控制器和DRAM,但是使用了32 packages的东芝A19nm的eMLC新品,这种芯片的耐擦写性高于15nm MLC,但是成本也相对较高。Memblaze上一代的PBlaze3L使用了Kintex-7 FPGA新品,而板卡和2. >>
  • 来源:storage.chinabyte.com/83/13709083.shtml
  • 2.2 FFT的设计实现 因为文中采用串行结构,所以FFT部分直接采用Xilinx芯片内部提供的IP Core即可。数据进入FFT模块时,按各个信道顺序输入,但根据FFT的计算方法可知,经过蝶形运算后,输出结果的顺序会发生改变,此时可根据模块中输出口xK_index的值辨认某个周期输出的是第几信道的计算结果。因此在FPGA中做后续逻辑时,需注意计算结果与相应序号要保持对齐,以免计算错误。 3 Matlab仿真分析 利用Matlab进行仿真验证。采样频率为64MHz,带宽1MHz,若输入为实信号频率为15
  • 2.2 FFT的设计实现 因为文中采用串行结构,所以FFT部分直接采用Xilinx芯片内部提供的IP Core即可。数据进入FFT模块时,按各个信道顺序输入,但根据FFT的计算方法可知,经过蝶形运算后,输出结果的顺序会发生改变,此时可根据模块中输出口xK_index的值辨认某个周期输出的是第几信道的计算结果。因此在FPGA中做后续逻辑时,需注意计算结果与相应序号要保持对齐,以免计算错误。 3 Matlab仿真分析 利用Matlab进行仿真验证。采样频率为64MHz,带宽1MHz,若输入为实信号频率为15 >>
  • 来源:xilinx.eetrend.com/article/7138
  • 这一节主要讲解一下转置型FIR滤波器实现。 FIR滤波器的单位冲激响应h(n)可以表示为如下式:  对应转置型结构的FIR滤波器,如图1所示,抽头系数与上一节中讲解直接型FIR滤波器的实例相同,滤波器阶数为10。  图1 可以发现转置型结构不对输入数据寄存,而是对乘累加后的结果寄存,这样关键路径上只有1个乘法和1个加法操作,相比于直接型结构,延时缩短了不少。 综合得到结果如下: Number of Slice Registers: 1 Number of Slice LUTs: 18 Number of
  • 这一节主要讲解一下转置型FIR滤波器实现。 FIR滤波器的单位冲激响应h(n)可以表示为如下式: 对应转置型结构的FIR滤波器,如图1所示,抽头系数与上一节中讲解直接型FIR滤波器的实例相同,滤波器阶数为10。 图1 可以发现转置型结构不对输入数据寄存,而是对乘累加后的结果寄存,这样关键路径上只有1个乘法和1个加法操作,相比于直接型结构,延时缩短了不少。 综合得到结果如下: Number of Slice Registers: 1 Number of Slice LUTs: 18 Number of >>
  • 来源:www.61ic.com/FPGA/Xilinx/201211/45961.html
  • 数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统,它的设计步骤为:首先根据实际需要确定其性能指标,再求得系统函数H(z),最后采用有限精度算法实现。 根据需要,本系统的设计指标为:模拟信号采样频率为2MHz,每周期最少采样20点,即模拟信号的通带边缘频率为fp=100kHz,阻带边缘频率fs=1MHz,通带波动Rp不大于0.
  • 数字滤波器实际上是一个采用有限精度算法实现的线性非时变离散系统,它的设计步骤为:首先根据实际需要确定其性能指标,再求得系统函数H(z),最后采用有限精度算法实现。 根据需要,本系统的设计指标为:模拟信号采样频率为2MHz,每周期最少采样20点,即模拟信号的通带边缘频率为fp=100kHz,阻带边缘频率fs=1MHz,通带波动Rp不大于0. >>
  • 来源:www.dzkf.cn/html/EDAjishu/2007/0525/2144.html
  • 软件系统以Linux内核环境下开发的应用程序为主,其软硬件功能均大大高于单片机系统,满足设计需求。 2 硬件电路设计 系统硬件电路采用AltiumDesigner10软件进行设计实现,ARM核心板按8层印制板布线,FPGA及外围接口电路按6层印制布线。主要核心电路[2,3]是FPGA+ARM外围架构电路和电源管理电路。 2.
  • 软件系统以Linux内核环境下开发的应用程序为主,其软硬件功能均大大高于单片机系统,满足设计需求。 2 硬件电路设计 系统硬件电路采用AltiumDesigner10软件进行设计实现,ARM核心板按8层印制板布线,FPGA及外围接口电路按6层印制布线。主要核心电路[2,3]是FPGA+ARM外围架构电路和电源管理电路。 2. >>
  • 来源:www.iot-online.com/IC/embedded/2017/012939377.html
  • 基于嵌入式网络的远程数据采集系统具有不受地理环境、气候、时间的影响,小型便携,使用灵活方便,交互操作性好,传输速率高,可靠性高,功耗低和移动性好等优点。目前常用的嵌入式CPU中,ARM由于性价比在同类产品中比较突出,目前用得越来越多,尤其是结合开源的嵌入式Linux操作系统以后,更是得到越来越多设计者的青睐。LabVIW作为一种功能强大,简单易用和设计灵活的图形化编程语言,已经广泛地被工业界、学术界和研究实验室所接受,越来越多地应用在虚拟仪器、测试测量、数据分析、信号处理以及远程控制中。本设计中,远程数据
  • 基于嵌入式网络的远程数据采集系统具有不受地理环境、气候、时间的影响,小型便携,使用灵活方便,交互操作性好,传输速率高,可靠性高,功耗低和移动性好等优点。目前常用的嵌入式CPU中,ARM由于性价比在同类产品中比较突出,目前用得越来越多,尤其是结合开源的嵌入式Linux操作系统以后,更是得到越来越多设计者的青睐。LabVIW作为一种功能强大,简单易用和设计灵活的图形化编程语言,已经广泛地被工业界、学术界和研究实验室所接受,越来越多地应用在虚拟仪器、测试测量、数据分析、信号处理以及远程控制中。本设计中,远程数据 >>
  • 来源:www.qc99.com/baike/dianzibaike/qianrushi/102332524.html
  • 基于Envy24系列芯片的声卡,大部分都有两颗晶振器,分别用于产生44.1kHz和48kHz以及与它们相关的频率。而茉莉却只用到了一颗晶振,其秘密就在这颗FPGA。茉莉利用这颗Xilinx Spartan XC3S50A来合成44.1kHz以及相关频率,利用FPGA内部的时钟管理器来提高精度。并对音频信号时序进行了重整,降低信号的抖动,根据乐之邦的说法,这颗芯片还提供了S/PDIF的编码运算任务,能支持176.
  • 基于Envy24系列芯片的声卡,大部分都有两颗晶振器,分别用于产生44.1kHz和48kHz以及与它们相关的频率。而茉莉却只用到了一颗晶振,其秘密就在这颗FPGA。茉莉利用这颗Xilinx Spartan XC3S50A来合成44.1kHz以及相关频率,利用FPGA内部的时钟管理器来提高精度。并对音频信号时序进行了重整,降低信号的抖动,根据乐之邦的说法,这颗芯片还提供了S/PDIF的编码运算任务,能支持176. >>
  • 来源:digi.163.com/09/1119/11/5OFRIBNE001618JO.html
  • 结尾给出的是写这篇文章时随手找到的资料。大家一定要学会使用谷歌搜索英文关键词,因为老外比我们对待知识的态度更严肃也更开放。 http://www.analog.com/media/en/technical-documentation/dsp-book/dsp_book_Ch15.pdf 刚才的滑动平均滤波器,时间复杂度是O(n)(设每次处理n个采样)。 可以优化为O(1)的形式: int buf[8]; int k=0; int result=0; int lowpass() { result -= b
  • 结尾给出的是写这篇文章时随手找到的资料。大家一定要学会使用谷歌搜索英文关键词,因为老外比我们对待知识的态度更严肃也更开放。 http://www.analog.com/media/en/technical-documentation/dsp-book/dsp_book_Ch15.pdf 刚才的滑动平均滤波器,时间复杂度是O(n)(设每次处理n个采样)。 可以优化为O(1)的形式: int buf[8]; int k=0; int result=0; int lowpass() { result -= b >>
  • 来源:www.mwrf.net/tech/components/2017/21740.html
  • 4 系统验证 4. 1 试验数据的采集 FPGA 输出三角波驱动电压数字量,经D/A 数模转换后变成模拟量,对F-P 滤波器进行扫描,FPGA 输出的驱动电压V与F-P 滤波器输出的窄带光波 存在一一对应的关系。F-P滤波器输出的光耦合器分成2 份,一份经过传感光栅反射,一份经过标准具。其反射光和标准具输出的光强与驱动电压的相对关系如图6 所示。
  • 4 系统验证 4. 1 试验数据的采集 FPGA 输出三角波驱动电压数字量,经D/A 数模转换后变成模拟量,对F-P 滤波器进行扫描,FPGA 输出的驱动电压V与F-P 滤波器输出的窄带光波 存在一一对应的关系。F-P滤波器输出的光耦合器分成2 份,一份经过传感光栅反射,一份经过标准具。其反射光和标准具输出的光强与驱动电压的相对关系如图6 所示。 >>
  • 来源:xilinx.eetrend.com/article/6340?page=8
  • 另外?熏模块中的五个系数定义为常数,以节省硬件资源,并且采用0舍1入法进行数据处理,尽量提高数据运算精度。VHDL程序如下: entity smultadd1 is port (clk_regbt,clk_reg: in std_logic: x0,x1,x2,y0,y1:in std_logic_vector(9 downto 0); yout: out std_logic_vector(9 downto 0)); end smultadd1; architecture behav of smultad
  • 另外?熏模块中的五个系数定义为常数,以节省硬件资源,并且采用0舍1入法进行数据处理,尽量提高数据运算精度。VHDL程序如下: entity smultadd1 is port (clk_regbt,clk_reg: in std_logic: x0,x1,x2,y0,y1:in std_logic_vector(9 downto 0); yout: out std_logic_vector(9 downto 0)); end smultadd1; architecture behav of smultad >>
  • 来源:lunwen.freekaoyan.com/ligonglunwen/dianzi/20061026/10238.shtml
  • 图8 FPGA系统整体结构图 (1)串/并转换模块主要功能是降低数据速率,进行并行处理,原始采样速率为2 000 MSPS,分成D=16路并行数据,每路数据速率变为125MSPS。   (2)多相滤波模块的功能是实现高效的多相滤波结构。它由两级乘法器、有限冲击响应滤波器(FIR)和16点并行FFT组成。其中,第一级乘法系数随着数据的先后次序,并按1,1,-l,-1的顺序变化来改变相应数据的符号。FIR滤波器采用全并行结构设计,原型低通滤波器的性能见表1。将原型滤波器分成16路,每相滤波器16阶。第二级乘
  • 图8 FPGA系统整体结构图 (1)串/并转换模块主要功能是降低数据速率,进行并行处理,原始采样速率为2 000 MSPS,分成D=16路并行数据,每路数据速率变为125MSPS。   (2)多相滤波模块的功能是实现高效的多相滤波结构。它由两级乘法器、有限冲击响应滤波器(FIR)和16点并行FFT组成。其中,第一级乘法系数随着数据的先后次序,并按1,1,-l,-1的顺序变化来改变相应数据的符号。FIR滤波器采用全并行结构设计,原型低通滤波器的性能见表1。将原型滤波器分成16路,每相滤波器16阶。第二级乘 >>
  • 来源:xilinx.eetrend.com/article/3144?quicktabs_1=0
  • CLB由Slices组成,Slices包含LUT,触发器和相关逻辑。LUT即查找表本质上可以看成是一个RAM,对应于实现的不同逻辑功能,LUT有相应的输入地址和存储的数值。CLB可以配置为相应的逻辑模块,也可以用来构成分布式RAM和ROM。 IOB 目前的 FPGA 可支持许多种 I/O 标准,因而为您的系统提供了理想的接口桥接。FPGA 内的 I/O 按 bank 分组 (见下图) ,每个 bank 能独立支持不同的 I/O 标准。目前最先进的 FPGA 提供了十多个 I/O bank,能够提供灵活的
  • CLB由Slices组成,Slices包含LUT,触发器和相关逻辑。LUT即查找表本质上可以看成是一个RAM,对应于实现的不同逻辑功能,LUT有相应的输入地址和存储的数值。CLB可以配置为相应的逻辑模块,也可以用来构成分布式RAM和ROM。 IOB 目前的 FPGA 可支持许多种 I/O 标准,因而为您的系统提供了理想的接口桥接。FPGA 内的 I/O 按 bank 分组 (见下图) ,每个 bank 能独立支持不同的 I/O 标准。目前最先进的 FPGA 提供了十多个 I/O bank,能够提供灵活的 >>
  • 来源:www.lxway.com/446242462.htm
  •   Altera的PCIe硬核IP包含处理层,链路层和物理层所要求的全部功能,以及大多数的可选功能。只需在IPCompiler中经过简单的参数设置即可生成全功能的IP模块,如果是作为端点设备,可以使用Avalon-ST接口或Avalon—MM接口适配器,将应用层映射为处理层的TLP。Avalon—ST适配层将应用层的Avalon—ST接口映射到PCIe处理层的TLPs。   3.
  •   Altera的PCIe硬核IP包含处理层,链路层和物理层所要求的全部功能,以及大多数的可选功能。只需在IPCompiler中经过简单的参数设置即可生成全功能的IP模块,如果是作为端点设备,可以使用Avalon-ST接口或Avalon—MM接口适配器,将应用层映射为处理层的TLP。Avalon—ST适配层将应用层的Avalon—ST接口映射到PCIe处理层的TLPs。   3. >>
  • 来源:ee.ofweek.com/2014-12/ART-11001-2814-28911825_2.html
  • 2. 1. 1、为何要写Testbench ( 1)画波形图只能提供极低的功能覆盖率. ( 2)画波形图无法实现验证自动化. ( 3)画波形图难以定位错误. ( 4)画波形图的可重用性和平台移植性极差. ( 5)通过画波形图的验证速度极慢(特别是基于数据帧长度大的通信类设计, 画波形几乎是不可能的)。 2.
  • 2. 1. 1、为何要写Testbench ( 1)画波形图只能提供极低的功能覆盖率. ( 2)画波形图无法实现验证自动化. ( 3)画波形图难以定位错误. ( 4)画波形图的可重用性和平台移植性极差. ( 5)通过画波形图的验证速度极慢(特别是基于数据帧长度大的通信类设计, 画波形几乎是不可能的)。 2. >>
  • 来源:xilinx.eetrend.com/article/3056?quicktabs_1=2
  • 在8051核的FPGA设计中, 完全可以实现包括计时/计数、中断、串口、数据及程序存储器、特殊寄存器、布尔处理的位处理机等的所有功能, 而且兼容所有指令, 只是在具体的移植过程中做一些改变而已。 这 种方法对程序存储器不再做内外之分, 因为FPGA内部存储容量已经能够满足要求, 同时将程序存储器的容量扩大了一倍 (变为8KB), 以满足大程序的容量需求; 为了让8051更为强大且更具有通用性, 可将数据存储器RAM的容量扩大一倍, 变为256字节。可以看出, 在设计过程中将8051的功能也进行了加强,
  • 在8051核的FPGA设计中, 完全可以实现包括计时/计数、中断、串口、数据及程序存储器、特殊寄存器、布尔处理的位处理机等的所有功能, 而且兼容所有指令, 只是在具体的移植过程中做一些改变而已。 这 种方法对程序存储器不再做内外之分, 因为FPGA内部存储容量已经能够满足要求, 同时将程序存储器的容量扩大了一倍 (变为8KB), 以满足大程序的容量需求; 为了让8051更为强大且更具有通用性, 可将数据存储器RAM的容量扩大一倍, 变为256字节。可以看出, 在设计过程中将8051的功能也进行了加强, >>
  • 来源:www.eefocus.com/article/12-06/2575771339942270.html?sort=1129_1552_0_0
  • 摘 要 数字信号处理在科学和工程技术许多领域中得到广泛的应用,与FIR数字滤波器相比,IIR数字滤波器可以用较低的阶数获得较高的选择性,故本课题采用一种基于FPGA的IIR数字滤波器的设计方案,首先分析了IIR数字滤波器的原理及设计方法,然后通过MAX+PLUS的设计平台,采用自顶向下的模块化设计思想将整个IIR数字滤波器分为:时序控制、延时、补码乘加和累加四个功能模块。分别对各模块采用VHDL进行描述后,进行了仿真和综合。仿真结果表明,本课题所设计的IIR数字滤波器运算速度较快,系数改变灵活,有较好的参
  • 摘 要 数字信号处理在科学和工程技术许多领域中得到广泛的应用,与FIR数字滤波器相比,IIR数字滤波器可以用较低的阶数获得较高的选择性,故本课题采用一种基于FPGA的IIR数字滤波器的设计方案,首先分析了IIR数字滤波器的原理及设计方法,然后通过MAX+PLUS的设计平台,采用自顶向下的模块化设计思想将整个IIR数字滤波器分为:时序控制、延时、补码乘加和累加四个功能模块。分别对各模块采用VHDL进行描述后,进行了仿真和综合。仿真结果表明,本课题所设计的IIR数字滤波器运算速度较快,系数改变灵活,有较好的参 >>
  • 来源:www.2bysj.cn/Electronics/elec/201005/3128.html
  • 摘要:VHDL是系统设计领域最佳的硬件描述语言。文章针对用于位置与速度反馈测量的光电编码器信号的特点,介绍了运用VHDL在FPGA中实现编码器倍频、鉴相电路的方法,它对提高编码器分辨率与实现高精度、高稳定性的信号检测及位置伺服控制具有一定的现实意义。 关键词:编码器;倍频;鉴相;FPGA;VHDL 0 引言 VHDL诞生于1982年,于1987年被IEEE和美国国防部确认为标准的硬件描述语言,即IEEESTD1076。HDL主要用于描述数字系统的结构、行为、功能和接口。与其它的硬件描述语言相比,VHDL具
  • 摘要:VHDL是系统设计领域最佳的硬件描述语言。文章针对用于位置与速度反馈测量的光电编码器信号的特点,介绍了运用VHDL在FPGA中实现编码器倍频、鉴相电路的方法,它对提高编码器分辨率与实现高精度、高稳定性的信号检测及位置伺服控制具有一定的现实意义。 关键词:编码器;倍频;鉴相;FPGA;VHDL 0 引言 VHDL诞生于1982年,于1987年被IEEE和美国国防部确认为标准的硬件描述语言,即IEEESTD1076。HDL主要用于描述数字系统的结构、行为、功能和接口。与其它的硬件描述语言相比,VHDL具 >>
  • 来源:www.eaw.com.cn/news/newsdisplay/article/18162