• 需要的功能模块都集成到一个 里, 构建一个可编程的片上系统[1]。它还具有灵活的设计方式,可裁减、可扩充、可升级,具备系统可编程等功能,是一种优秀的嵌入式系统设计技术[2]。本文研究了一种基于SOPC技术的嵌入式数字音频录放系统的设计方案。系统通过在FPGA芯片上配置NiosII软核处理器和相关的接口模块来实现嵌入式系统的主要硬件结构,并结合嵌入式系统所支持的软件设计来控制音频编/解码芯片WM8731和SDRAM,实现了音频信号的A/D、D/A转换、存储、回放等功能。由于采用了SOPC和DMA控制技术,该
  • 需要的功能模块都集成到一个 里, 构建一个可编程的片上系统[1]。它还具有灵活的设计方式,可裁减、可扩充、可升级,具备系统可编程等功能,是一种优秀的嵌入式系统设计技术[2]。本文研究了一种基于SOPC技术的嵌入式数字音频录放系统的设计方案。系统通过在FPGA芯片上配置NiosII软核处理器和相关的接口模块来实现嵌入式系统的主要硬件结构,并结合嵌入式系统所支持的软件设计来控制音频编/解码芯片WM8731和SDRAM,实现了音频信号的A/D、D/A转换、存储、回放等功能。由于采用了SOPC和DMA控制技术,该 >>
  • 来源:www.lightingsd.com/html/zhaomingbaike/dianzijishu/2009/0322/45479.html
  • 下面便以以下的程序来讲解指令的使用,用I0.2的上升沿来执行移位寄存器指令,那么就是一个扫描周期移一位的,指令中V100.0是移位寄存器的最低位,I0.3里面存的是0或1的数值,指令指定是移位加的,移位寄存器的长度是4。我们结合下面的时序图和移位的图来看,若V100为0000 0101,因为移位寄存器的长度是4,那么只有0101,当I0.
  • 下面便以以下的程序来讲解指令的使用,用I0.2的上升沿来执行移位寄存器指令,那么就是一个扫描周期移一位的,指令中V100.0是移位寄存器的最低位,I0.3里面存的是0或1的数值,指令指定是移位加的,移位寄存器的长度是4。我们结合下面的时序图和移位的图来看,若V100为0000 0101,因为移位寄存器的长度是4,那么只有0101,当I0. >>
  • 来源:blog.sina.com.cn/s/blog_8d586f570102veg4.html
  • 处理。  在图8.8.3中还画出了第5到第8个时钟脉冲作用下,输入数码在寄存器中移位的波形(如图8.8.2所示)。由图可见,在第8个时钟脉冲作用后,数码从Q3端已全部移出寄存器。这说明存入该寄存器中的数码也可以从Q端串行输出。根据需要,可用更多的触发器组成多位移位寄存器。 除了用边沿D 触发器外,还可用其他类型的触发器来组成移位寄存器,例如,用主从JK 触发器来组成移位寄存器,其级间连接方式如图8.
  • 处理。 在图8.8.3中还画出了第5到第8个时钟脉冲作用下,输入数码在寄存器中移位的波形(如图8.8.2所示)。由图可见,在第8个时钟脉冲作用后,数码从Q3端已全部移出寄存器。这说明存入该寄存器中的数码也可以从Q端串行输出。根据需要,可用更多的触发器组成多位移位寄存器。 除了用边沿D 触发器外,还可用其他类型的触发器来组成移位寄存器,例如,用主从JK 触发器来组成移位寄存器,其级间连接方式如图8. >>
  • 来源:www.pw0.cn/baike/jidianqi/20161059683.html
  • 11.3 伪随机序列 在扩频系统中,信号频谱的扩展是通过扩频码实现的。扩频系统的性能与扩频码的性能有很大关系,对扩频码通常提出下列要求:易于产生;具有随机性;扩频码应该具有尽可能长的周期,使干扰者难以从扩频码的一小段中重建整个码序列;扩频码应该具有双值自相关函数和良好的互相关特性,以利于接收时的捕获和跟踪,以及多用户检测。 从理论上说,用纯随机序列去扩展频谱是最理想的,例如高斯白噪声,但在接收机中为了解扩应当有一个同发送端扩频码同步的副本,因此实际上只能用伪随机或伪噪声序列作为扩频码。伪随机序列具有貌似噪
  • 11.3 伪随机序列 在扩频系统中,信号频谱的扩展是通过扩频码实现的。扩频系统的性能与扩频码的性能有很大关系,对扩频码通常提出下列要求:易于产生;具有随机性;扩频码应该具有尽可能长的周期,使干扰者难以从扩频码的一小段中重建整个码序列;扩频码应该具有双值自相关函数和良好的互相关特性,以利于接收时的捕获和跟踪,以及多用户检测。 从理论上说,用纯随机序列去扩展频谱是最理想的,例如高斯白噪声,但在接收机中为了解扩应当有一个同发送端扩频码同步的副本,因此实际上只能用伪随机或伪噪声序列作为扩频码。伪随机序列具有貌似噪 >>
  • 来源:book.51cto.com/art/200907/138387.htm
  • 2 由HT6720组成的RFID系统 由HT6720组成的RFID系统结构如图3所示,其中异步收发芯片是射频识别系统的真正数据载体。通常,这种电子标签没有自己的供电电源?电池?,只是在阅读器的响应范围之内应答器才是有源的,应答器工作所需的能量是通过非接触的耦合元件传输给应答器的。阅读器先从天线发射13.56MHz的载波信号,以便在异步收发器上的LC振荡电路中把载波信号的能量转变成电压形式,从而为内部带泵电路的异步收发器芯片提供电源。如果感应的电压足够高,当泵电压达到内部LC振荡电路的接入电压时,被激活的异
  • 2 由HT6720组成的RFID系统 由HT6720组成的RFID系统结构如图3所示,其中异步收发芯片是射频识别系统的真正数据载体。通常,这种电子标签没有自己的供电电源?电池?,只是在阅读器的响应范围之内应答器才是有源的,应答器工作所需的能量是通过非接触的耦合元件传输给应答器的。阅读器先从天线发射13.56MHz的载波信号,以便在异步收发器上的LC振荡电路中把载波信号的能量转变成电压形式,从而为内部带泵电路的异步收发器芯片提供电源。如果感应的电压足够高,当泵电压达到内部LC振荡电路的接入电压时,被激活的异 >>
  • 来源:lunwen.freekaoyan.com/ligonglunwen/dianzi/20061026/10379.shtml
  • 在位寻址区(20H~2FH)定义了字节变量WORD1、WORD2、WORD3、WORD4、WORD5,用来存储移位寄存器的40个状态。其中Q0对应WORD1.0,Q1对应WORD1.1……Q39对应WORD5.7。同时,在位寻址区定义了WORD6、WORD7、WORD8、WORD9,用来进行后面的反馈逻辑计算。单片机一上电,首先将ASET脚清零,同时,也将PNMA脚清零,将初值55H作为移位寄存器的初始状态,接着完成FPGA的上电配置工作。配置完成后,单片机检测来自FPGA的外
  • 在位寻址区(20H~2FH)定义了字节变量WORD1、WORD2、WORD3、WORD4、WORD5,用来存储移位寄存器的40个状态。其中Q0对应WORD1.0,Q1对应WORD1.1……Q39对应WORD5.7。同时,在位寻址区定义了WORD6、WORD7、WORD8、WORD9,用来进行后面的反馈逻辑计算。单片机一上电,首先将ASET脚清零,同时,也将PNMA脚清零,将初值55H作为移位寄存器的初始状态,接着完成FPGA的上电配置工作。配置完成后,单片机检测来自FPGA的外 >>
  • 来源:www.gkwo.net/dxt/show-9201.html
  • CCD相机系统中驱动电路的设计,http://www.592dz.com   0 引 言   电荷耦合器件(CCD)是一种转换式图像传感器,是以电荷作为信号的MOS型半导体器件。其基本结构是一种密排的MOS电容器,能够存储由入射光在CCD光敏单元激发而产生的电荷,并且能在适当的时钟脉冲驱动下,把存储的电荷以电荷包的形式定向传输转移,从而完成从光信号到电信号的转换。CCD具有体积小、质量轻、功耗小、工作电压低和抗烧毁等特点,在分辨率、动态范围、灵敏度等方面的优越性也是很多其他器件无法比拟的,目前CCD器件已
  • CCD相机系统中驱动电路的设计,http://www.592dz.com   0 引 言   电荷耦合器件(CCD)是一种转换式图像传感器,是以电荷作为信号的MOS型半导体器件。其基本结构是一种密排的MOS电容器,能够存储由入射光在CCD光敏单元激发而产生的电荷,并且能在适当的时钟脉冲驱动下,把存储的电荷以电荷包的形式定向传输转移,从而完成从光信号到电信号的转换。CCD具有体积小、质量轻、功耗小、工作电压低和抗烧毁等特点,在分辨率、动态范围、灵敏度等方面的优越性也是很多其他器件无法比拟的,目前CCD器件已 >>
  • 来源:www.592dz.com/dz/jiekou25/977845.html
  • 基于上述基本原理,将这种移位寄存器结构扩展到整个FFT系统的各级,可以发现各级使用的移位寄存器数量是递减的。现使用一个8点结构来进行说明。 如图3所示,数据由输入l和输入2进入第一级。通过开关进行选通控制。由于是N=8的运算,所以各级分别加入4级、2级和1级的移位寄存器。
  • 基于上述基本原理,将这种移位寄存器结构扩展到整个FFT系统的各级,可以发现各级使用的移位寄存器数量是递减的。现使用一个8点结构来进行说明。 如图3所示,数据由输入l和输入2进入第一级。通过开关进行选通控制。由于是N=8的运算,所以各级分别加入4级、2级和1级的移位寄存器。 >>
  • 来源:xilinx.eetop.cn/viewnews-146
  • 这样将两个N点的DFT分成两个N/2点的DFT,分的方法是将x(k)按序号k的奇、偶分开。通过这种方式继续分下去,直到得到两点的DFT。采用DIF方法设计的FFT,其输入是正序,输出是按照奇偶分开的倒序。 2 移位寄存器流水线结构的FFT 在传统流水线结构的FFT中,需要将全部数据输入寄存器后,可开始蝶形运算。在基-2 DIF算法中可以发现,当前N/2个数据进入寄存器后,运算便可以开始,此后进入的第N/2+1个数据与寄存器第一个数据进行蝶形运算,以此类推。 由于采用频域抽取法,不需要对输入的数据进行倒序
  • 这样将两个N点的DFT分成两个N/2点的DFT,分的方法是将x(k)按序号k的奇、偶分开。通过这种方式继续分下去,直到得到两点的DFT。采用DIF方法设计的FFT,其输入是正序,输出是按照奇偶分开的倒序。 2 移位寄存器流水线结构的FFT 在传统流水线结构的FFT中,需要将全部数据输入寄存器后,可开始蝶形运算。在基-2 DIF算法中可以发现,当前N/2个数据进入寄存器后,运算便可以开始,此后进入的第N/2+1个数据与寄存器第一个数据进行蝶形运算,以此类推。 由于采用频域抽取法,不需要对输入的数据进行倒序 >>
  • 来源:xilinx.eetop.cn/viewnews-146
  • 这个学期开始学FPGA开发,使用的开发板是Nexys3,硬件编程语言是Verilog。苦于之前一直没有找到很好的代码学习资料,于是在这里将自己写过的一些相对简单的代码整理了一下分享开来,希望能对各位初学者有所帮助。   本文提供的Verilog代码都是属于Demo级别的,不过限于本人水平,也不免会有一些瑕疵,这里仅供参考,还请各位慎思!(博学、审问、慎思、明辨、笃行。 我的校训啊!)   如果各位还想学习更加复杂的Verilog project,请持续关注我以后的博客更新。(
  • 这个学期开始学FPGA开发,使用的开发板是Nexys3,硬件编程语言是Verilog。苦于之前一直没有找到很好的代码学习资料,于是在这里将自己写过的一些相对简单的代码整理了一下分享开来,希望能对各位初学者有所帮助。 本文提供的Verilog代码都是属于Demo级别的,不过限于本人水平,也不免会有一些瑕疵,这里仅供参考,还请各位慎思!(博学、审问、慎思、明辨、笃行。 我的校训啊!) 如果各位还想学习更加复杂的Verilog project,请持续关注我以后的博客更新。( >>
  • 来源:www.cfanz.cn/index.php?c=article&a=read&id=222654
  • 这是一个关于电子科学与技术介绍ppt模板,主要介绍时序逻辑电路的基本概念、时序逻辑电路的一般分析方法、计数器、时序逻辑电路的设计方法。欢迎点击下载哦。 PPT预览   PPT内容 第六章 时序逻辑电路 6.1 时序逻辑电路的基本概念 一、 时序逻辑电路的结构及特点 时序逻辑电路——任何一个时刻的输出状态不仅取决于当时的输入信号,还与电路的原状态有关。 时序电路的特点:(1)含有具有记忆元件(最常用的是触发器)。(2)具有反馈通道。 6.
  • 这是一个关于电子科学与技术介绍ppt模板,主要介绍时序逻辑电路的基本概念、时序逻辑电路的一般分析方法、计数器、时序逻辑电路的设计方法。欢迎点击下载哦。 PPT预览 PPT内容 第六章 时序逻辑电路 6.1 时序逻辑电路的基本概念 一、 时序逻辑电路的结构及特点 时序逻辑电路——任何一个时刻的输出状态不仅取决于当时的输入信号,还与电路的原状态有关。 时序电路的特点:(1)含有具有记忆元件(最常用的是触发器)。(2)具有反馈通道。 6. >>
  • 来源:www.pptok.com/pptok/20161224131083.html
  • 一种基于移位寄存器的CAM的Verilog HDL实现 摘要:一种利用Verilog HDL设计CAM的方案,该方案以移位寄存器为核心,所实现的CAN具有可重新配置改变字长、易于扩展、匹配查找速度等特点,并在网络协处理器仿真中得到了应用。 关键词:CAM 移位寄存器 Verilog HDL CAM (Content Addressable Memory,内容可寻址存储器)是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较,迅速判断出输入数据是否与CAM中的 存储数据项相匹配,并给
  • 一种基于移位寄存器的CAM的Verilog HDL实现 摘要:一种利用Verilog HDL设计CAM的方案,该方案以移位寄存器为核心,所实现的CAN具有可重新配置改变字长、易于扩展、匹配查找速度等特点,并在网络协处理器仿真中得到了应用。 关键词:CAM 移位寄存器 Verilog HDL CAM (Content Addressable Memory,内容可寻址存储器)是一种特殊的存储阵列。它通过将输入数据与CAM中存储的所有数据项同时进行比较,迅速判断出输入数据是否与CAM中的 存储数据项相匹配,并给 >>
  • 来源:1-fun.com/a/ruanjiankaifa/2016/0814/1195.html
  • (255)  贴片/片式开关(15) 轻触开关(47) 自锁开关(6) 微动开关(31) 薄膜/金属弹片开关(1) 直键开关(1) 船形/跷板/波动开关(3) 按钮/按键开关(1) 检测开关(2) 拨动/滑动开关(57) 推推式电源开关(25) DIP/拨码开关(3) (手机)天线开关(1) 舌簧/干簧管(磁控管)开关(10) 侧按开关(1) 触摸/感应开关(1) 霍尔开关(6) 光电开关(8) 定时/时控开关(6) 遥控开关(2) 接近开关(2) 空气开关(14) 倒顺开关(2) 液位/水位/料位开关(
  • (255) 贴片/片式开关(15) 轻触开关(47) 自锁开关(6) 微动开关(31) 薄膜/金属弹片开关(1) 直键开关(1) 船形/跷板/波动开关(3) 按钮/按键开关(1) 检测开关(2) 拨动/滑动开关(57) 推推式电源开关(25) DIP/拨码开关(3) (手机)天线开关(1) 舌簧/干簧管(磁控管)开关(10) 侧按开关(1) 触摸/感应开关(1) 霍尔开关(6) 光电开关(8) 定时/时控开关(6) 遥控开关(2) 接近开关(2) 空气开关(14) 倒顺开关(2) 液位/水位/料位开关( >>
  • 来源:product.dzsc.com/product/infomation/123460/201251211212699.html
  •   图2:双移位寄存器形成一个芯片间的环形缓存器   在数据交换之前,主控制器和从设备会将存储器数据加载至它们的内部移位寄存器。收到时钟信号后,主控制器先通过MOSI线路时钟输出其移位寄存器的MSB。同时从设备会读取位于SIMO的主控器第一位元,将其存储在存储器中,然后通过SOMI时钟输出其MSB。主控制器可读取位于MISO的从设备第一位元,并将其存储在存储器中,以便后续处理。整个过程将一直持续到所有位元完成交换,而主控器则可让时钟空闲并通过/SS 禁用从设备。   除设置时钟频率外,主控制器还可根据数
  •   图2:双移位寄存器形成一个芯片间的环形缓存器   在数据交换之前,主控制器和从设备会将存储器数据加载至它们的内部移位寄存器。收到时钟信号后,主控制器先通过MOSI线路时钟输出其移位寄存器的MSB。同时从设备会读取位于SIMO的主控器第一位元,将其存储在存储器中,然后通过SOMI时钟输出其MSB。主控制器可读取位于MISO的从设备第一位元,并将其存储在存储器中,以便后续处理。整个过程将一直持续到所有位元完成交换,而主控器则可让时钟空闲并通过/SS 禁用从设备。   除设置时钟频率外,主控制器还可根据数 >>
  • 来源:www.diangon.com/m139301.html
  • 这是单价,数量100片起价格另议 概述: 74HC595 是一款漏极开路输出的CMOS 移位寄存器,输出端口为可控的三态输出 端,亦能串行输出控制下一级级联芯片。 特点: 􀁺 高速移位时钟频率Fmax>25MHz 􀁺 标准串行(SPI)接口 􀁺 CMOS 串行输出,可用于多个设备的级联 􀁺 低功耗:TA =25时,Icc=4A(MAX)
  • 这是单价,数量100片起价格另议 概述: 74HC595 是一款漏极开路输出的CMOS 移位寄存器,输出端口为可控的三态输出 端,亦能串行输出控制下一级级联芯片。 特点: 􀁺 高速移位时钟频率Fmax>25MHz 􀁺 标准串行(SPI)接口 􀁺 CMOS 串行输出,可用于多个设备的级联 􀁺 低功耗:TA =25时,Icc=4A(MAX) >>
  • 来源:880927.21523.30la.com.cn/list.asp?id=55
  • 移位寄存器 移位寄存器不仅有存放数码而且有 的功能。 下图是由JK触发器组成的四位移位寄存器  下图是由维持阻塞型D触发器组成的四位移位寄存器。它既可并行输入(输入端为,)/串行输出(输出端为),又可串行输入(输入端为D)/串行输出。    下图所示的是应用于加法器中的一种。图中,,,是三个n位的移位寄存器,和是并行输入/串行输出,是串行输入/并行输出。  
  • 移位寄存器 移位寄存器不仅有存放数码而且有 的功能。 下图是由JK触发器组成的四位移位寄存器 下图是由维持阻塞型D触发器组成的四位移位寄存器。它既可并行输入(输入端为,)/串行输出(输出端为),又可串行输入(输入端为D)/串行输出。   下图所示的是应用于加法器中的一种。图中,,,是三个n位的移位寄存器,和是并行输入/串行输出,是串行输入/并行输出。   >>
  • 来源:eelab.sjtu.edu.cn/dg/wlkc/netpages/d22_2_2.htm
  • 移位寄存器 移位寄存器不仅有存放数码而且有 的功能。 下图是由JK触发器组成的四位移位寄存器  下图是由维持阻塞型D触发器组成的四位移位寄存器。它既可并行输入(输入端为,)/串行输出(输出端为),又可串行输入(输入端为D)/串行输出。    下图所示的是应用于加法器中的一种。图中,,,是三个n位的移位寄存器,和是并行输入/串行输出,是串行输入/并行输出。  
  • 移位寄存器 移位寄存器不仅有存放数码而且有 的功能。 下图是由JK触发器组成的四位移位寄存器 下图是由维持阻塞型D触发器组成的四位移位寄存器。它既可并行输入(输入端为,)/串行输出(输出端为),又可串行输入(输入端为D)/串行输出。   下图所示的是应用于加法器中的一种。图中,,,是三个n位的移位寄存器,和是并行输入/串行输出,是串行输入/并行输出。   >>
  • 来源:eelab.sjtu.edu.cn/dg/wlkc/netpages/d22_2_2.htm