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fpga的fir抽取滤波器设计-其他基础电路图-电子产品

图1 抽取滤波器顶层原理图 控制器 控制器是抽取滤波器的核心模块,有两个功能:一是接收输入数据,二是向其它模块发送数据和控制信号。它根据加法器、乘法器和累加器的时序特性,有规律地向加 法器发送抽头数据,向乘法器发送系数,向累加器发送控制信号,让加法器、乘法器和累加器在每个时钟周期都完成指定的任务,从而实现流水线操作。控制器用 VHDL语言描述,用寄存器存放抽头和系数。 加法器 加法器的输入和输出都是18 bit,用VHDL语言描述实现。它有两个工作时钟的延迟,在输入数据准备好的情况下,第一个时钟得出相加
 
图1 抽取滤波器顶层原理图 控制器 控制器是抽取滤波器的核心模块,有两个功能:一是接收输入数据,二是向其它模块发送数据和控制信号。它根据加法器、乘法器和累加器的时序特性,有规律地向加 法器发送抽头数据,向乘法器发送系数,向累加器发送控制信号,让加法器、乘法器和累加器在每个时钟周期都完成指定的任务,从而实现流水线操作。控制器用 VHDL语言描述,用寄存器存放抽头和系数。 加法器 加法器的输入和输出都是18 bit,用VHDL语言描述实现。它有两个工作时钟的延迟,在输入数据准备好的情况下,第一个时钟得出相加 | 宽494x229高 | 显示比例:100% | 查看原图 | 图片来源:diagram.eepw.com.cn
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